JP2513665B2 - Insulated gate type thyristor - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁ゲートによりターンオン制御を行う絶
縁ゲート型サイリスタに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an insulated gate thyristor for performing turn-on control by an insulated gate.
（従来の技術） 絶縁ゲートによりオンオフ制御を行なう自己ターンオ
フサイリクタとして従来、第10図に示すものが知られて
いる。これは、ｐ型エミッタ層21に接してｎ型ベース層
22が形成され、このｎ型ベース層22内にｐ型ベース層23
およびｎ型エミッタ層24が順次拡散形成されたpnpnサイ
リスタ構造を有する。ｐ型エミッタ層21にはアノード電
極32が、ｎ型エミッタ層24にカソード電極27がそれぞれ
形成されている。ｎ型エミッタ層24とｎ型ベース層22の
間に挟まれたｐ型ベース層23表面をチャネル領域CH1と
してこの上にゲート絶縁膜25を介してゲート電極26を形
成してターンオン用ｎチャネルMOSFETを構成している。
またｎ型エミッタ層24に隣接してｐ型ベース層23内にｎ
型層28を設け、このｎ型層28とｎ型エミッタ層24間のｐ
型ベース層23表面部をチャネル領域CH2としてこの上に
ゲート絶縁膜29を介してゲート電極30を形成して、ター
ンオフ用ｎチャネルMOSFETを構成している。ｎ型層28は
電極31によりｐ型ベース層23と短絡されている。(Prior Art) As a self-turn-off thyristor for performing on / off control by an insulated gate, the one shown in FIG. 10 is conventionally known. This is the n-type base layer in contact with the p-type emitter layer 21.
22 is formed, and the p-type base layer 23 is formed in the n-type base layer 22.
And an n-type emitter layer 24 are sequentially diffused to form a pnpn thyristor structure. An anode electrode 32 is formed on the p-type emitter layer 21, and a cathode electrode 27 is formed on the n-type emitter layer 24. A surface of the p-type base layer 23 sandwiched between the n-type emitter layer 24 and the n-type base layer 22 is used as a channel region CH 1 and a gate electrode 26 is formed on the surface of the p-type base layer 23 via a gate insulating film 25 to form an n-channel for turn-on. It constitutes a MOSFET.
Adjacent to the n-type emitter layer 24, n is formed in the p-type base layer 23.
A p-type layer 28 is provided, and p between the n-type layer 28 and the n-type emitter layer 24 is provided.
A gate electrode 30 is formed on the surface of the die base layer 23 as a channel region CH 2 via a gate insulating film 29 to form a turn-off n-channel MOSFET. The n-type layer 28 is short-circuited to the p-type base layer 23 by the electrode 31.
この素子の動作は次の通りである。ターンオン用MOSF
ETのゲート電極26（G1）に正電圧を印加すると、その下
のチャネル領域CH1が導通して、ｎ型エミッタ層24から
ｎ型ベース層22に電子が注入され、それに見合った正孔
がｐ型エミッタ層21から注入され、この結果サイリスタ
がターンオンする。ゲート電極26の電圧を零とし、ター
ンオフ用MOSFETのゲート電極30（G2）に正の電圧を印加
すると、ｎ型エミッタ層24はゲート電極30下のチャネル
領域CH2を介してｎ型層28と短絡し、更に電極31により
ｐ型ベース層23と短絡される。これによりサイリスタは
ターンオフする。The operation of this element is as follows. MOSF for turn-on
When a positive voltage is applied to the gate electrode 26 (G 1 ) of the ET, the channel region CH 1 thereunder is conducted, electrons are injected from the n-type emitter layer 24 to the n-type base layer 22, and holes corresponding to it are generated. Are injected from the p-type emitter layer 21, which turns on the thyristor. When the voltage of the gate electrode 26 is set to zero and a positive voltage is applied to the gate electrode 30 (G 2 ) of the turn-off MOSFET, the n-type emitter layer 24 causes the n-type layer 28 to pass through the channel region CH 2 below the gate electrode 30. And the electrode 31 short-circuits the p-type base layer 23. This turns off the thyristor.
第10図は、ターンオン用MOSFET,ターンオフ用MOSFET
共にｎチャネルとした例であるが、ターンオフ用MOSFET
をｎチャネルとし、ターンオフ用MOSFETをｐチャネルと
する構造も知られている。その構造を第11図に示す。ｐ
型エミッタ層21,n型ベース層22,p型ベース層23,n型エミ
ッタ層24のpnpn構造を有し、アノード電極32,カソード
電極27を有する基本構造は第10図と変らない。第10図と
異なる点は、ｎ型エミッタ層24内（実際には図示のよう
に高濃度ｎ型エミッタ層の外側にこれと連続的に拡散形
成された低濃度ｎ型層）にｐ型層33を形成し、このｐ型
層33はカソード電極27によりｎ型エミッタ層24と短絡
し、ｐ型層33とｎ型ベース層22間に挟まれた領域表面部
に連続的にゲート絶縁膜25を介してひとつのゲート電極
26を形成していることである。即ちｐ型層33とｐ型ベー
ス層23に挟まれた領域のｎ型エミッタ層24表面をチャネ
ル領域CH2とするターンオフ用ｐチャネルMOSFETと、ｎ
型エミッタ層24とｎ型ベース層22間のｐ型ベース層23表
面をチャネル領域CH1とするターンオフ用ｎチャネルMOS
FETがゲート電極26を共用して形成されている。Figure 10 shows turn-on MOSFET and turn-off MOSFET
Both are n-channel, but turn-off MOSFET
There is also known a structure in which is an n-channel and the turn-off MOSFET is a p-channel. Its structure is shown in FIG. p
The p-type emitter layer 21, the n-type base layer 22, the p-type base layer 23, and the n-type emitter layer 24 have the pnpn structure, and the basic structure having the anode electrode 32 and the cathode electrode 27 is the same as in FIG. The difference from FIG. 10 is that the p-type layer is formed in the n-type emitter layer 24 (actually, a low-concentration n-type layer continuously diffused outside the high-concentration n-type emitter layer as shown). 33, the p-type layer 33 is short-circuited with the n-type emitter layer 24 by the cathode electrode 27, and the gate insulating film 25 is continuously formed on the surface of the region sandwiched between the p-type layer 33 and the n-type base layer 22. One gate electrode through
26 is formed. That is, a turn-off p-channel MOSFET having a channel region CH 2 on the surface of the n-type emitter layer 24 in a region sandwiched between the p-type layer 33 and the p-type base layer 23, and n
N-channel MOS for turn-off whose channel region CH 1 is the surface of the p-type base layer 23 between the n-type emitter layer 24 and the n-type base layer 22
The FET is formed by sharing the gate electrode 26.
この素子においては、ゲート電極26に正電圧を印加す
ると、ｎチャネルMOSFETが導通してサイリスタがターン
オフする。同じゲート電極26に負電圧を印加すると、ｐ
チャネルMOSFETが導通してサイリスタはターンオフす
る。In this element, when a positive voltage is applied to the gate electrode 26, the n-channel MOSFET is turned on and the thyristor is turned off. When a negative voltage is applied to the same gate electrode 26, p
The channel MOSFET is turned on and the thyristor is turned off.
この様な、絶縁ゲート（MOSゲート）によりオンオフ
制御を行なう自己ターンオフサイリスタでは、本来ｎ型
エミッタ層の両側にあるべきターンオフ用MOSゲートの
一方をターンオン用MOSゲートに置換しなければなら
ず、ターンオフ用MOSゲートをｎ型エミッタ層の両側に
設ける場合に比べてターンオフ能力はほぼ1/2にまで低
下する、という問題がある。In such a self-turn-off thyristor that performs on / off control with an insulated gate (MOS gate), one of the turn-off MOS gates that should originally be on both sides of the n-type emitter layer must be replaced with the turn-on MOS gate. There is a problem that the turn-off ability is reduced to about 1/2 of that in the case where the use MOS gates are provided on both sides of the n-type emitter layer.
即ち、第10図のｎチャネルMOSFETをターンオフ用とし
て設ける構造（ｎチャネルMOSGTO）では、ｎ型エミッタ
層の両側にあって短絡抵抗の大部分を占めるMOSFETのチ
ャネル領域CH1,CH2の一方CH2のみがターンオフ用である
ために、両側ともターンオフ用とする場合に比べて短絡
抵抗は２倍となり、ピークターンオフ電流は1/2になっ
てしまう。またｎ型エミッタ層24下のｐ型ベース層23で
の横方向抵抗が存在するため、ターンオフ動作を行なう
と、ターンオフ用ゲート電極26下のチャネル領域CH1に
近い部分が最も遅くオフすることになる。従ってｐ型ベ
ース層23の横方向抵抗がある程度以上大きい場合にはタ
ーンオフができなくなる。That is, in the structure (n-channel MOSGTO) of FIG. 10 in which the n-channel MOSFET is provided for turn-off, one of the channel regions CH 1 and CH 2 of the MOSFET that occupies most of the short circuit resistance on both sides of the n-type emitter layer. Since only 2 is used for turn-off, the short-circuit resistance is doubled and the peak turn-off current is halved compared to when both sides are used for turn-off. Further, since there is a lateral resistance in the p-type base layer 23 below the n-type emitter layer 24, when the turn-off operation is performed, the portion under the turn-off gate electrode 26 close to the channel region CH 1 is turned off later. Become. Therefore, if the lateral resistance of the p-type base layer 23 is higher than a certain level, turn-off cannot be performed.
第11図に示す、ｐチャネルMOSFETによりｎ型エミッタ
層24とｐ型ベース層23間を短絡する構造を持つサイリス
タ（ｐチャネルMOSGTO）では、ターンオフ用のチャネル
領域CH2は一応ｎ型エミッタ層24の両側にある。しかし
この場合も、ターンオン用のチャネル領域CH1に接する
チャネル領域CH2は殆どターンオフ動作には寄与しな
い。何故ならターンオフの際にチャネル領域CH2を通っ
てｐ型層33と導通するｐ型ベース層23の表面部はターン
オン用のチャネル領域CH1になっているため、この部分
の抵抗はかなり大きいものとなり、短絡電流は殆ど流せ
ないからである。従ってこの構造の場合にも、チャネル
領域CH1に近い部分が最も遅くオフすることになり、ｐ
型ベース層23の横方向抵抗が大きいとターンオフできな
くなる。In the thyristor (p-channel MOSGTO) having a structure in which the n-type emitter layer 24 and the p-type base layer 23 are short-circuited by the p-channel MOSFET shown in FIG. 11, the turn-off channel region CH 2 is tentatively the n-type emitter layer 24. On both sides of. However, also in this case, the channel region CH 2 in contact with the turn-on channel region CH 1 hardly contributes to the turn-off operation. This is because the surface portion of the p-type base layer 23, which is electrically connected to the p-type layer 33 through the channel region CH 2 at the time of turn-off, is the turn-on channel region CH 1 , so that the resistance of this portion is considerably large. This is because almost no short-circuit current can flow. Therefore, also in the case of this structure, the portion near the channel region CH 1 is turned off at the latest, and p
If the lateral resistance of the die base layer 23 is large, it cannot be turned off.
また第10図および第11図の構造はいずれも、ｐ型ベー
ス層23の抵抗が大きいものとなる。これはｐ型ベース層
表面にチャネル領域CH1を形成しているため、そのしき
い値を適当な値に設定する上で不純物濃度を上げられな
いし、ｐ型ベース層の拡散深さを大きくすると、ターン
オン用チャネル領域CH1のチャネル長が大きくなり、タ
ーンオフ用MOSFETの抵抗が増大してしまうからである。Further, in both the structures shown in FIGS. 10 and 11, the resistance of the p-type base layer 23 is large. Since the channel region CH 1 is formed on the surface of the p-type base layer, the impurity concentration cannot be increased in setting the threshold value to an appropriate value, and if the diffusion depth of the p-type base layer is increased. This is because the channel length of the turn-on channel region CH 1 becomes large and the resistance of the turn-off MOSFET increases.
（発明が解決しようとする問題点） 以上のように従来の絶縁ゲート型自己ターンオフサイ
リスタでは、ターンオン用MOSゲートを設けることによ
りターンオフ能力が著しく低下する、という問題があっ
た。(Problems to be Solved by the Invention) As described above, the conventional insulated gate type self-turn-off thyristor has a problem that the turn-off capability is significantly reduced by providing the turn-on MOS gate.
本発明はこの様な問題を解決してターンオフ能力向上
を図った絶縁ゲート型サイリスタを提供することを目的
とする。It is an object of the present invention to provide an insulated gate thyristor which solves such problems and improves the turn-off capability.
［発明の構成］ （問題点を解決するための手段） 本発明にかかる絶縁ゲート型サイリスタは、第１導電
型の第１エミッタ層と、この第１エミッタ層に接して形
成された第２導電型の第１ベース層と、この第１ベース
層表面部に形成された第１導電型の第２ベース層と、こ
の第２ベース層表面部に形成された第２導電型の第２エ
ミッタ層と、この第２エミッタ層と第１ベース層間に挟
まれた第１導電型の第２ベース層表面をチャネル領域と
してこの上にゲート絶縁膜を介して設けられた第１ゲー
ト電極と、前記第１エミッタ層に接続された第１の主電
極と、前記第２エミッタ層に接続された第２の主電極
と、前記第２ベース層に形成された第２ゲート電極とを
有する絶縁ゲート型サイリスタにおいて、前記第２ベー
ス層の表面のうち前記第２の主電極と第２ゲート電極と
で挟まれた領域に、不純物濃度が第２ゲート電極下の領
域より低く設定された領域が存在することを特徴とす
る。[Configuration of the Invention] (Means for Solving the Problems) An insulated gate thyristor according to the present invention includes a first conductive type first emitter layer and a second conductive layer formed in contact with the first emitter layer. -Type first base layer, first conductive-type second base layer formed on the surface of the first base layer, and second conductive-type second emitter layer formed on the surface of the second base layer A first gate electrode provided on the surface of the second base layer of the first conductivity type sandwiched between the second emitter layer and the first base layer as a channel region with a gate insulating film interposed therebetween; An insulated gate thyristor having a first main electrode connected to one emitter layer, a second main electrode connected to the second emitter layer, and a second gate electrode formed on the second base layer. In the second surface of the second base layer, The region between the main electrode and the second gate electrode, the impurity concentration, characterized in that the set region lower than the region under the second gate electrode is present.
（作用） この様な構成とすれば、ターンオフ時、第２ゲート電
極を用いて第２ベース層と第２エミッタ層間に逆バイア
スして、第１エミッタ層から第２エミッタ層に流れる電
流を第２ベース層を通して第２ゲート電極にバイパスす
ることにより、大電流をターンオフすることができる。
また場合、第２ベース層の第２ゲート電極が設けられた
領域と第２エミッタ層に挟まれた領域の表面部を他の領
域に比べて低不純物濃度とすることにより、第２ベース
層と第２エミッタ間の耐圧を耐高いものとすることがで
きる。(Operation) With such a configuration, at the time of turn-off, the second gate electrode is used to reverse-bias between the second base layer and the second emitter layer so that the current flowing from the first emitter layer to the second emitter layer is reduced to the first level. By bypassing the second gate electrode through the two base layers, a large current can be turned off.
Further, in this case, the surface area of the region of the second base layer sandwiched by the second gate electrode and the region of the second emitter layer is made to have a lower impurity concentration than other regions, so that the second base layer is formed. The breakdown voltage between the second emitters can be made high.
（実施例） 以下、本発明の実施例を図面を参照して説明する。以
下の全ての実施例では第１導電型としてｐ型，第２導電
型としてｎ型を用いている。(Example) Hereinafter, the Example of this invention is described with reference to drawings. In all the following embodiments, the first conductivity type is p-type and the second conductivity type is n-type.
第１図は、第１の実施例のMOSゲート型サイリスタを
示す断面図である。ｐ型の第１エミッタ層１に接してｎ
型の第１ベース層２が形成され、この第１ベース層２内
にｐ型の第２ベース層３およびｎ型の第２エミッタ層４
が順次拡散形成されてpnpn構造を形成している。第１エ
ミッタ層１にはアノード電極（第１の主電極）９が形成
され、第２エミッタ層４にはカソード電極（第２の主電
極）７が形成されている。第２ベース層３は、低濃度の
ｐ型層31と高濃度のp+型層32とからなり、ｐ型層31の表
面領域の第２エミッタ層４と第１ベース層２で挟まれた
領域をチャネル領域CHとしてこの上にゲート絶縁膜５を
介して第１ゲート電極６が形成されている。これによ
り、第２エミッタ層４をソース，第１ベース層２をドレ
インとするターンオン用MOSトランジスタが構成されて
いる。第２ベース層３の高濃度p+型層32には直接接触す
る第２ゲート電極８が形成されている。FIG. 1 is a sectional view showing a MOS gate type thyristor of the first embodiment. n in contact with the p-type first emitter layer 1
Type first base layer 2 is formed, and within this first base layer 2, a p-type second base layer 3 and an n-type second emitter layer 4 are formed.
Are sequentially diffused to form a pnpn structure. An anode electrode (first main electrode) 9 is formed on the first emitter layer 1, and a cathode electrode (second main electrode) 7 is formed on the second emitter layer 4. The second base layer 3 is composed of a low-concentration p-type layer 3 1 and a high-concentration p + -type layer 3 2, and includes the second emitter layer 4 and the first base layer 2 in the surface region of the p-type layer 3 1. A first gate electrode 6 is formed on the sandwiched region as a channel region CH with a gate insulating film 5 interposed therebetween. As a result, a turn-on MOS transistor having the second emitter layer 4 as the source and the first base layer 2 as the drain is formed. The high-concentration p + -type layer 3 2 of the second base layer 3 is a second gate electrode 8 in contact directly formed.
この素子の動作を第２図を用いて説明する。第２図の
（ａ）はアノード・カソード間の電圧および電流の変化
を示し、（ｂ）はゲート・カソード間の電圧変化を示し
ている。時刻t1において第１ゲート電極６にカソード電
極７に対して正との電圧を印加すると、チャネル領域CH
に反転層形成され、、ターンオン用MOSトランジスタが
トリガされる。これにより、時刻t2において素子はター
ンオンを開始し、時刻t3までにターンオンが完了する。
ターンオフ動作は、時刻t4において、第２ゲート電極８
にカソード電極７に対して負の電圧を印加する。これに
より第２ベース層３内のキャリアは第２ゲート電極８か
ら吸出され、時刻t5から時刻t6までの間にターンオフが
完了する。The operation of this element will be described with reference to FIG. 2A shows changes in voltage and current between the anode and the cathode, and FIG. 2B shows changes in voltage between the gate and the cathode. When a positive voltage is applied to the first gate electrode 6 with respect to the cathode electrode 7 at time t 1 , the channel region CH
And an inversion layer is formed on the substrate to trigger the turn-on MOS transistor. As a result, the device starts to turn on at time t 2 and is completed to turn on by time t 3 .
The turn-off operation is performed at the time t 4 with the second gate electrode 8
A negative voltage is applied to the cathode electrode 7. As a result, the carriers in the second base layer 3 are sucked out from the second gate electrode 8 and the turn-off is completed between time t 5 and time t 6 .
この実施例のMOSゲート型サイリスタのターンオフ能
力については、従来例で述べたと同じように第２ベース
層の横方向抵抗、特に第２エミッタ層直下の部分の横方
向抵抗が大きいと低いものとなる。しかし本発明では、
第10図或いは第11図に示した従来例のように表面チャネ
ルを利用するMOSトランジスタでターンオフするものと
異なり、第２ベース層と第２エミッタ層間を直接逆バイ
アスしてキャリア吸出しを行うため、高いターンオフ能
力が得られる。The turn-off capability of the MOS gate type thyristor of this embodiment is low when the lateral resistance of the second base layer, particularly the lateral resistance of the portion immediately below the second emitter layer is large, as in the conventional example. . However, in the present invention,
Unlike the conventional transistor shown in FIG. 10 or FIG. 11, which is turned off by the MOS transistor utilizing the surface channel, the second base layer and the second emitter layer are directly reverse biased to carry out carrier extraction. High turn-off ability is obtained.
第３図は、この実施例のMOSゲート型サイリスタのタ
ーンオフ能力を第10図の従来例と比較して示す。図の横
軸は、第２エミッタ層直下の第２ベース層の横方向抵抗
である。図から明らかなようにこの実施例では、第２ベ
ース層の横方向抵抗が従来例と同じとして３倍程度の高
いターンオフ能力を示す。換言すれば、最大ターンオフ
電流を従来例と同じ程度でよいとすれば、この実施例で
は第２ベース層横方向抵抗を従来例より十分に高いもの
とすることができる。従ってこの実施例によれば、第２
ベース層の第２ゲート電極８が設けられる領域は高濃度
のp+型層32とし、これと第２エミッタ層４の間を高抵抗
とすることによって、ゲート・カソード間の耐圧を十分
に高いものとすることができる。FIG. 3 shows the turn-off capability of the MOS gate type thyristor of this embodiment in comparison with the conventional example of FIG. The horizontal axis of the figure is the lateral resistance of the second base layer immediately below the second emitter layer. As is apparent from the figure, in this embodiment, the lateral resistance of the second base layer is about the same as that of the conventional example, and the turn-off ability is about three times higher. In other words, assuming that the maximum turn-off current is about the same as that of the conventional example, the second base layer lateral resistance can be made sufficiently higher than that of the conventional example in this example. Therefore, according to this embodiment, the second
Region where the second gate electrode 8 of the base layer is provided with a high-concentration p + -type layer 3 2, between this and the second emitter layer 4 by a high resistance, a sufficient breakdown voltage between the gate and cathode Can be expensive.
本発明の他の実施例を次に説明する。なお以下の実施
例において、第１図と対応する部分には第１図と同一符
号を付して詳細な説明は省略する。Another embodiment of the present invention will be described below. In the following embodiments, parts corresponding to those in FIG. 1 are assigned the same reference numerals as those in FIG. 1 and detailed description thereof is omitted.
第４図は本発明の第２の実施例のMOSゲート型サイリ
スタである。この実施例では第２ベース層３を、低濃度
のp-型層31と、第２ゲート電極８のコンタクト部である
高濃度のp+型層32および高濃度のp+型埋め込み層33の３
つの部分により構成している。p-型層31は例えば、１×
1016/cm3〜２×1017/cm3程度とする。またp+型層33は２
×1020/cm3程度とする。MOSトランジスタのチャネル領
域CHは低濃度のp-型層31に形成される。FIG. 4 shows a MOS gate type thyristor according to the second embodiment of the present invention. The second base layer 3 in this embodiment, a low concentration of p - -type layer 3 1, a high concentration p + -type layer 3 2 and the high-concentration p + -type buried layer of a contact portion of the second gate electrode 8 3 3 of 3
It consists of two parts. p - type layer 3 1 is, for example, 1 ×
It is about 10 16 / cm 3 to 2 × 10 17 / cm 3 . Also, the p + type layer 3 3 is 2
× 10 20 / cm 3 The channel region CH of the MOS transistor of the low-concentration p - is formed on the mold layer 3 1.
この実施例の構造とすれば、第２エミッタ層４の直下
をより低抵抗とすることができ、従ってより高いターン
オフ能力を持たせることができる。また、第２ゲート電
極８とカソード電極７の間に高抵抗のp-型層31が入るた
めにこの間の逆耐圧を更に高いものとすることができ、
50KV程度の耐圧が得られる。With the structure of this embodiment, the resistance directly below the second emitter layer 4 can be made lower, and therefore a higher turn-off capability can be provided. The high resistance of the p between the second gate electrode 8 and the cathode electrode 7 - can be further and high -type layer 3 during which the reverse breakdown voltage for 1 enters,
Withstand voltage of about 50KV can be obtained.
第５図はカソード・第２ゲート間の逆耐圧と最大ター
ンオフ電流の関係を示す。ｐ型の第２ベース層を高抵抗
としてカソード・第２ゲート間逆耐圧を高くすれば、そ
れだけ最大ターンオフ電流が増大することが分る。FIG. 5 shows the relationship between the reverse breakdown voltage between the cathode and the second gate and the maximum turn-off current. It can be seen that if the p-type second base layer is made to have a high resistance to increase the reverse breakdown voltage between the cathode and the second gate, the maximum turn-off current is increased accordingly.
第６図は、本発明の第３の実施例のMOSゲート型サイ
リスタである。これは第４図の構造を変形したものであ
り、第２エミッタ層４を埋込みp+型層33に達する深さに
形成している。表面部にp-型層31があるのは先の実施例
と同じ２ある。チャネル領域CH部分はp-型であることが
必要であるが、第２ゲート電極８と第２エミッタ層４間
の表面領域はp-型でもn-型でもよい。この実実施によっ
ても、第２ゲート・カソード間の逆耐圧を十分大きく保
ち、且つ高いターンオフ能力を発揮することができる。FIG. 6 shows a MOS gate type thyristor according to the third embodiment of the present invention. This is a modification of the structure of FIG. 4, it is formed in a depth reaching the second emitter layer 4 on the buried p + -type layer 3 3. The surface portion p - is there -type layer 3 1 is the same 2 as in the previous embodiment. The channel region CH portion needs to be p − type, but the surface region between the second gate electrode 8 and the second emitter layer 4 may be p − type or n − type. Also by this actual implementation, the reverse breakdown voltage between the second gate and the cathode can be maintained sufficiently large, and high turn-off capability can be exhibited.
第７図は、本発明の第４の実施例のMOSゲート型サイ
リスタである。この実施例では第４図の構造を変形し、
第２ベース層３について、第２ゲート電極８下の高濃度
p+型層32を比較的広い範囲で且つ十分深く拡散形成して
埋め込みp+型層32を省略したものである。この実施例に
よっても先の各実施例と同様の効果が得られる。FIG. 7 shows a MOS gate type thyristor according to the fourth embodiment of the present invention. In this embodiment, the structure of FIG. 4 is modified,
The second base layer 3 has a high concentration under the second gate electrode 8.
The p + -type layer 3 2 is diffused and formed in a relatively wide range and deep enough to omit the buried p + -type layer 3 2 . Also in this embodiment, the same effects as those in the previous embodiments can be obtained.
本発明は更に種々変形実施することが可能である。例
えば第８図は、第１図の構造に対し、第１ベース層２と
第１エミッタ層１の間にn+型バッファ層10を設けたもの
である。このn+型バッファ層10の平均濃度を例えば１×
1014/cm3以上とし、また厚みを10μｍ以上とすることに
より、順方向阻止電圧を劣化させることなく、ｎ型の第
１ベース層２の厚み2/3程度に薄くして阻止のオン電圧
を低下させることができる。The present invention can be modified in various ways. For example, FIG. 8 shows the structure of FIG. 1 in which an n + type buffer layer 10 is provided between the first base layer 2 and the first emitter layer 1. The average concentration of the n + type buffer layer 10 is, for example, 1 ×
By setting the thickness to 10 14 / cm 3 or more and the thickness to 10 μm or more, the blocking ON voltage can be reduced to about 2/3 of the thickness of the n-type first base layer 2 without deteriorating the forward blocking voltage. Can be reduced.
更に第９図は、第８図でのn+型バッファ層10の一部を
アノード側表面に露出させ、これに第３ゲート電極11を
コンタクトさせたものである。この構造ではターンオン
時、第１ゲート電極６に電圧を印加すると同時に或いは
それに先行して第３ゲート電極11にアノードに対して負
となる電圧を印加することにより、第１エミッタ層１か
ら第１ベース層２へ正孔を注入させ、これによりターン
オンのスイッチング速度を向上させることができる。Further, FIG. 9 shows a part of the n + type buffer layer 10 shown in FIG. 8 exposed on the surface of the anode side, and the third gate electrode 11 is brought into contact therewith. In this structure, at the time of turn-on, by applying a voltage to the first gate electrode 6 at the same time as or prior to applying a voltage to the third gate electrode 11 that is negative with respect to the anode, the first emitter layer 1 Holes may be injected into the base layer 2 to improve the turn-on switching speed.
［発明の効果］ 以上述べたように本発明によれば、MOS構造を有する
ターンオン用の第１ゲート電極と、第２ベース層に直接
コンタクトするターンオフ用の第２ゲート電極とを設け
た構造として、且つ第２ベース層の第２ゲート電極と第
２エミッタ層領域に挟まれた領域を低濃度層とすること
により、ターンオフ能力が高く、しかも第２ゲート・カ
ソード間の逆耐圧の高いMOS型サイリスタを得ることが
できる。[Effects of the Invention] As described above, according to the present invention, a structure is provided in which the first gate electrode for turn-on having the MOS structure and the second gate electrode for turn-off that directly contacts the second base layer are provided. In addition, the region between the second gate electrode of the second base layer and the second emitter layer region is a low concentration layer, so that the turn-off capability is high and the reverse breakdown voltage between the second gate and the cathode is high. You can get a thyristor.
第１図は本発明の第１の実施例のMOS型サイリスタを示
す図、第２図はその動作を説明するための波形図、第３
図はそのターンオフ能力を従来例と比較して示す図、第
４図は本発明の第２の実施例のMOS型サイリスタを示す
図、第５図は最大ターンオフ電流とカソード・第２ゲー
ト間逆耐圧の関係を示す図、第６図は本発明の第３の実
施例のMOS型サイリスタを示す図、第７図は本発明の第
４の実施例のMOS型サイリスタを示す図、第８図および
第９図は更に他の実施例のMOS型サイリスタを示す図、
第10図および第11図は従来のMOS型サイリスタを示す図
である。 １……ｐ型第１エミッタ層、２……ｎ型第１ベース層、
３……ｐ型第２ベース層、31……低濃度ｐ型層、32,33
……高濃度ｐ型層、４……ｎ型第２エミッタ層、５……
ゲート絶縁膜、６……第１ゲート電極、７……カソード
電極（第１の主電極）、８……第２ゲート電極、９……
アノード電極（第２の主電極）、10……n+型バッファ
層、11……第３ゲート電極。FIG. 1 is a diagram showing a MOS type thyristor of a first embodiment of the present invention, FIG. 2 is a waveform diagram for explaining its operation, and FIG.
FIG. 4 is a diagram showing its turn-off ability in comparison with a conventional example, FIG. 4 is a diagram showing a MOS type thyristor of a second embodiment of the present invention, and FIG. 5 is a maximum turn-off current and cathode-second gate reverse FIG. 6 is a diagram showing a withstand voltage relationship, FIG. 6 is a diagram showing a MOS type thyristor of a third embodiment of the present invention, FIG. 7 is a diagram showing a MOS type thyristor of a fourth embodiment of the present invention, and FIG. FIG. 9 is a diagram showing a MOS thyristor of still another embodiment,
10 and 11 are diagrams showing a conventional MOS thyristor. 1 ... p-type first emitter layer, 2 ... n-type first base layer,
3 ... p-type second base layer, 3 1 ... low-concentration p-type layer, 3 2 , 3 3
... High-concentration p-type layer, 4 ... n-type second emitter layer, 5 ...
Gate insulating film, 6 ... First gate electrode, 7 ... Cathode electrode (first main electrode), 8 ... Second gate electrode, 9 ...
Anode electrode (second main electrode), 10 ... N + type buffer layer, 11 ... Third gate electrode.
Claims (2)
エミッタ層に接して形成された第２導電型の第１ベース
層と、この第１ベース層表面部に形成された第１導電型
の第２ベース層と、この第２ベース層表面部に形成され
た第２導電型の第２エミッタ層と、この第２エミッタ層
と第１ベース層間に挟まれた第１導電型の第２ベース層
表面をチャネル領域としてこの上にゲート絶縁膜を介し
て設けられた第１ゲート電極と、前記第１エミッタ層に
接続された第１の主電極と、前記第２エミッタ層に接続
された第２の主電極と、前記第２ベース層に形成された
第２ゲート電極とを有する絶縁ゲート型サイリスタにお
いて、前記第２ベース層の表面のうち前記第２の主電極
と第２ゲート電極とで挟まれた領域に、不純物濃度が第
２ゲート電極下の領域より低く設定された領域が存在す
ることを特徴とする絶縁ゲート型サイリスタ。1. A first conductivity type first emitter layer and the first conductivity type first emitter layer.
A second conductive type first base layer formed in contact with the emitter layer, a first conductive type second base layer formed on the first base layer surface portion, and a second conductive layer surface portion formed on the second base layer surface portion The second conductive type second emitter layer and the surface of the first conductive type second base layer sandwiched between the second emitter layer and the first base layer are used as a channel region and a gate insulating film is interposed therebetween. Formed on the first gate electrode provided, the first main electrode connected to the first emitter layer, the second main electrode connected to the second emitter layer, and the second base layer. In an insulated gate thyristor having a second gate electrode, an impurity concentration below the second gate electrode is present in a region of the surface of the second base layer sandwiched between the second main electrode and the second gate electrode. Characterized by the existence of a region set lower than the region Insulated gate thyristor.
域および前記第２の主電極と第２ゲート電極間の表面領
域が他の領域とは別に形成された低濃度領域である特許
請求の範囲第１項記載の絶縁ゲート型サイリスタ。2. The low concentration region of the second base layer, wherein the channel region and the surface region between the second main electrode and the second gate electrode are formed separately from other regions. An insulated gate thyristor according to claim 1.
Priority Applications (7)
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| US07/161,095 US4866315A (en) | 1987-02-26 | 1988-02-26 | Turn-on/off driving technique for insulated gate thyristor |
| US07/371,275 US4994696A (en) | 1987-02-26 | 1989-06-26 | Turn-on/off driving technique for insulated gate thyristor |
| US07/373,279 US4959703A (en) | 1987-02-26 | 1989-06-28 | Turn-on/off driving technique for insulated gate thyristor |
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Applications Claiming Priority (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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1987
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