JPH0513754A - High speed turn-on device - Google Patents
High speed turn-on deviceInfo
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- JPH0513754A JPH0513754A JP16561891A JP16561891A JPH0513754A JP H0513754 A JPH0513754 A JP H0513754A JP 16561891 A JP16561891 A JP 16561891A JP 16561891 A JP16561891 A JP 16561891A JP H0513754 A JPH0513754 A JP H0513754A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、絶縁ゲートによって高
速ターンオンを可能とした高速ターンオン素子に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed turn-on device capable of high speed turn-on by an insulated gate.
【0002】[0002]
【従来の技術】高速ターンオン素子として、絶縁ゲート
付サイリスタが知られている。その基本構造は、高抵抗
n型ベース層の一方の面にp型エミッタ層が形成され、
他方の面に選択的にp型ベース層とn型エミッタ層が形
成されたpnpn構造を有し、p型ベース層のn型エミ
ッタ層とn型ベース層により挟まれた領域にゲート絶縁
膜を介してゲート電極が形成されている。この絶縁ゲー
ト付サイリスタは、ターンオン時、MOSFET動作か
らIGBT動作を経てサイリスタ動作に移る。2. Description of the Related Art A thyristor with an insulated gate is known as a high speed turn-on element. The basic structure is that a p-type emitter layer is formed on one surface of a high resistance n-type base layer,
It has a pnpn structure in which a p-type base layer and an n-type emitter layer are selectively formed on the other surface, and a gate insulating film is formed in a region of the p-type base layer sandwiched between the n-type emitter layer and the n-type base layer. A gate electrode is formed via the. When turned on, this thyristor with an insulated gate shifts from the MOSFET operation to the IGBT operation to the thyristor operation.
【0003】この種の絶縁ゲート付サイリスタでは、高
速の繰り返しパルス駆動を行った場合に、ピーク電流を
小さく設定しないと、電流減衰後のアノード電圧立ち上
げ時に誤点弧するという問題が生じる。これは、電流減
衰後も高抵抗n型ベース層内にしばらく残留キャリアが
あるためである。繰り返し駆動の周波数が数百Hz程度
以下では、電流減衰後のアノード電圧立ち上げ時までの
間に残留キャリアが消滅するから問題ないが、数kHz
という高速繰り返しパルス駆動を必要とするような用途
においては、大きな問題になる。より具体的にこの問題
を、エキシマレーザ電源のスイッチング素子として絶縁
ゲート付サイリスタを用いる場合を例として説明する。In this type of insulated gate thyristor, when high-speed repetitive pulse driving is performed, unless the peak current is set to a small value, there is a problem that the anode voltage is erroneously fired after the current is attenuated. This is because residual carriers remain in the high resistance n-type base layer for a while even after the current is attenuated. If the frequency of repetitive driving is about several hundreds Hz or less, there is no problem because residual carriers disappear until the anode voltage rises after current decay, but several kHz
This is a major problem in applications requiring high-speed repetitive pulse driving. More concretely, this problem will be described by taking the case of using a thyristor with an insulated gate as a switching element of an excimer laser power supply as an example.
【0004】図6は、レーザ電源回路をインダクタンス
L、キャパシタンスC、抵抗Rの直列接続によるLCR
回路で模擬した場合の、絶縁ゲート付サイリスタのアノ
ード電圧VA とアノード電流IA の波形を示した図であ
る。素子にアノード電圧VAを印加した状態で、絶縁ゲ
ート電極に正の電圧を印加して素子を高速ターンオンさ
せ、アノード電流立上り率di/dt、ピークアノード
電流ip 、パルス幅tW の正弦波状パルス電流を通電す
る。エキシマレーザ電源の場合では、di/dtが1k
A/μsec /cm2 以上、ピーク電流ip が数千A/cm2
以上の値をとることもある。パルス幅tW は0.1〜
3.0μsec 程度の値をとる。抵抗Rによって振動電流
が減衰した後、休止時間Δtを次のパルス電流を通電す
るための準備期間として、アノード電圧を電圧立上がり
率dv/dtで立ち上げる。休止時間Δtは繰返し数が
5kHzの場合で20μsec 程度を要求される。FIG. 6 shows an LCR in which a laser power supply circuit is formed by connecting an inductance L, a capacitance C and a resistance R in series.
When simulating the circuit is a diagram showing the waveform of the anode voltage V A and the anode current I A of the insulated gate with thyristor. The anode voltage V A at the applied state to the device, a positive voltage is applied to the insulated gate electrode of the element is fast turned on, the anode current rise rate di / dt, peak anode current i p, sinusoidal pulse width t W Energize with pulse current. In case of excimer laser power supply, di / dt is 1k
A / μsec / cm 2 Or more and a number peak current i p thousand A / cm 2
It may take the above value. Pulse width t W is 0.1
It takes a value of about 3.0 μsec. After the oscillating current is attenuated by the resistor R, the anode voltage is raised at the voltage rising rate dv / dt with the rest time Δt as a preparation period for passing the next pulse current. The pause time Δt is required to be about 20 μsec when the number of repetitions is 5 kHz.
【0005】このような回路に高速ターンオン素子を用
いる場合において、素子のキャリアライフタイムを短く
するとオン電圧が増加することが知られていたため、キ
ャリアライフタイムをあまり短くすることは従来行われ
ていなかった。それでも従来は、レーザの1秒間の繰返
し数が高々数百Hzどまりで、Δtが1msec 以上と十
分大きかったため、アノード電圧を立ち上げる時点でキ
ャリアが残っていることはなかった。しかし近年になっ
て、数kHzの繰返し数を持つレーザが要求されるよう
になり、これまでの素子ではピーク電流ip を小さくし
なければ、アノード電圧立上がりによる変位電流で誤点
弧するという問題が起きて来た。In the case of using a high-speed turn-on element in such a circuit, it has been known that shortening the carrier lifetime of the element increases the on-voltage, so that the carrier lifetime has not been shortened so far. It was However, conventionally, the number of laser repetitions per second was at most several hundreds Hz, and Δt was sufficiently large at 1 msec or more. Therefore, no carrier remained at the time of raising the anode voltage. But in recent years, become a laser with a repetition rate of several kHz is required, unless a smaller peak current i p in the devices so far, a problem of false firing at a displacement current by rising the anode voltage Came up.
【0006】[0006]
【発明が解決しようとする課題】この様に、従来の絶縁
ゲート付サイリスタでは、高繰返しパルス駆動する際に
はピーク電流を小さく設定しないと、アノード電圧立上
がり時に誤点弧するという問題があった。As described above, in the conventional thyristor with an insulated gate, there is a problem that the peak current is set to a small value in the high repetition pulse driving, and a false ignition occurs when the anode voltage rises. .
【0007】本発明はこの様な問題を解決し、低損失で
高速ターンオンし、かつ、電流減衰後は短時間でアノー
ド電圧を立ち上げても誤点弧しない高速ターンオン素子
を提供することを目的とする。An object of the present invention is to solve such problems and to provide a high speed turn-on element which can be turned on at a high speed with a low loss and which is not erroneously fired even if the anode voltage is raised in a short time after the current is attenuated. And
【0008】[0008]
【課題を解決するための手段】本発明は、第1導電型エ
ミッタ層、これに接して設けられた第2導電型ベース
層、この第2導電型ベース層の表面部に選択的に拡散形
成された第1導電型ベース層、この第1導電型ベース層
表面部に選択的に拡散形成された第2導電型エミッタ
層、第1導電型ベース層の第2導電型エミッタ層と第2
導電型ベース層に挟まれた領域をチャネル領域としてこ
の上にゲート絶縁膜を介して形成されたゲート電極、第
1導電型エミッタ層に設けられた第1の主電極、第2導
電型エミッタ層に設けられた第2の主電極とを備えた高
速ターンオン素子において、第2導電型ベース層におけ
る第2導電型キャリアのライフタイムが、素子に通電す
るパルス状電流がそのピーク値の0.1倍の電流値まで
増加するのに要する時間より長く設定され、かつ第2導
電型ベース層における第1導電型および第2導電型キャ
リアのライフタイムが、パルス状電流通電後アノード電
圧を印加するまでの時間間隔より短く設定されているこ
とを特徴とする。According to the present invention, a first-conductivity-type emitter layer, a second-conductivity-type base layer provided in contact with the first-conductivity-type emitter layer, and a surface portion of the second-conductivity-type base layer are selectively formed by diffusion. The first conductivity type base layer, the second conductivity type emitter layer selectively diffused on the surface of the first conductivity type base layer, the second conductivity type emitter layer of the first conductivity type base layer and the second layer.
A gate electrode formed on the region sandwiched by the conductivity type base layer as a channel region with a gate insulating film interposed therebetween, a first main electrode provided on the first conductivity type emitter layer, and a second conductivity type emitter layer. In the high-speed turn-on device including the second main electrode provided in the second conductivity type carrier, the lifetime of the second conductivity type carrier in the second conductivity type base layer is 0.1 times the peak value of the pulse current flowing through the device. It is set longer than the time required to increase to a double current value, and the lifetime of the first conductivity type carrier and the second conductivity type carrier in the second conductivity type base layer is until the anode voltage is applied after the pulsed current is applied. It is characterized in that it is set shorter than the time interval of.
【0009】[0009]
【作用】このような範囲で素子のキャリアライフタイム
を設定すれば、ターンオン時第2導電型ベース層に第2
導電型キャリアが十分に蓄積するまでキャリアの消滅が
起こらないので、速やかに素子の抵抗を減少させること
ができ、したがってターンオン損失の増大は起こらな
い。一方、電流減衰後は速やかにキャリアが消滅するの
で、短時間でアノード電圧を立ち上げても誤点弧するこ
とはない。If the carrier lifetime of the device is set in such a range, the second conductivity type base layer is turned on when the device is turned on.
Since carriers do not disappear until the carriers of the conductivity type are sufficiently accumulated, the resistance of the device can be promptly reduced, and therefore turn-on loss does not increase. On the other hand, since carriers disappear promptly after the current is attenuated, false firing does not occur even if the anode voltage is raised in a short time.
【0010】また、第2導電型キャリアのライフタイム
を素子に通電するパルス状電流の時間幅より長く設定す
れば、更にターンオン損失を小さくすることができる。
更に大電流を流す場合には、サイリスタ動作を始めてか
らの損失が問題となるので、第1導電型および第2導電
型キャリアのライフタイムを素子に通電するパルス状電
流の時間幅より長く設定すればよく、これによりターン
オン損失を小さくすることができる。If the lifetime of the second conductivity type carrier is set to be longer than the time width of the pulsed current that is applied to the device, the turn-on loss can be further reduced.
When a larger current is flown, the loss from the start of the thyristor operation becomes a problem, so the lifetime of the carriers of the first conductivity type and the carrier of the second conductivity type should be set longer than the time width of the pulsed current for energizing the device. This can reduce turn-on loss.
【0011】[0011]
【実施例】以下、本発明の実施例を説明する。以下の実
施例では、第1導電型をp型、第2導電型をn型とした
場合を示している。したがって、第1導電型キャリアは
正孔、第2導電型キャリアは電子となっている。EXAMPLES Examples of the present invention will be described below. In the following embodiments, the first conductivity type is p-type and the second conductivity type is n-type. Therefore, the first conductivity type carriers are holes, and the second conductivity type carriers are electrons.
【0012】図1は、一実施例の絶縁ゲート付サイリス
タの素子構造である。高抵抗のn−型ベース層3の裏面
にn+型バッファ層2を介してp+型エミッタ層1が形
成されている。n−型ベース層3の表面には選択的にp
型ベース層4が拡散形成され、このp型ベース層4内に
はさらにn+ 型エミッタ層5が拡散形成されている。p
型ベース層4のn+ 型エミッタ層5とn- 型ベース層3
により挟まれた領域表面をチャネル領域CHとして、こ
のチャネル領域CH上にゲート絶縁膜9を介してゲート
電極10が形成されている。p+ 型エミッタ層1にはア
ノード電極7が形成されている。n+ 型エミッタ層5に
はカソード電極8が、層間絶縁膜11によりゲート電極
10とは分離されてゲート電極10を覆うようにして配
設されている。カソード電極8は、p型ベース層4にも
接触させており、その接触部にはp+ 型層6が形成され
ている。カソード電極8をp型ベース層4に電気的に接
続しているのは、p型ベース層4が絶縁ゲート型トラン
ジスタのウェル領域となり、その電位を固定する必要が
あるためである。FIG. 1 shows an element structure of a thyristor with an insulated gate according to an embodiment. A p + type emitter layer 1 is formed on the back surface of a high-resistance n − type base layer 3 with an n + type buffer layer 2 interposed therebetween. On the surface of the n − -type base layer 3, p is selectively
The p-type base layer 4 is formed by diffusion, and n + is further formed in the p-type base layer 4. The type emitter layer 5 is formed by diffusion. p
N + of the mold base layer 4 Type emitter layer 5 and n − Mold base layer 3
A gate electrode 10 is formed on the surface of the region sandwiched by the above as a channel region CH with a gate insulating film 9 interposed therebetween. p + An anode electrode 7 is formed on the mold emitter layer 1. n + A cathode electrode 8 is provided on the mold emitter layer 5 so as to be separated from the gate electrode 10 by an interlayer insulating film 11 and cover the gate electrode 10. The cathode electrode 8 is also in contact with the p-type base layer 4, and the contact portion has p + The mold layer 6 is formed. The cathode electrode 8 is electrically connected to the p-type base layer 4 because the p-type base layer 4 serves as a well region of the insulated gate transistor and its potential needs to be fixed.
【0013】この絶縁ゲート付サイリスタの動作は次の
通りである。ゲート電極10に正の電圧を印加すると、
p型ベース層4のチャネル領域CHが反転してn+ 型エ
ミッタ層5からn- 型ベース層3に電子が注入される。
そしてこれに見合った量の正孔がp+ 型エミッタ層1か
らn- 型ベース層3に注入されると、サイリスタはター
ンオンする。The operation of this thyristor with an insulated gate is as follows. When a positive voltage is applied to the gate electrode 10,
The channel region CH of the p-type base layer 4 is inverted to n + Type emitter layer 5 to n − Electrons are injected into the mold base layer 3.
And the amount of holes corresponding to this is p + Type emitter layers 1 to n − When injected into the mold base layer 3, the thyristor turns on.
【0014】このような構成のサイリスタでは、電子が
チャネルCHを通ってn- 型ベース層3に高速注入され
ることにより電子濃度が短時間で増加するので高速ター
ンオンが可能となっている。しかしながら、この構造で
はカソード電極8がp型ベース層4にも接触しているの
で、n+ 型エミッタ層5の端部からは電子注入が起こら
ず十分な電流駆動能力が得られない。In the thyristor having such a structure, electrons pass through the channel CH and n − The high-speed injection into the mold base layer 3 increases the electron concentration in a short time, which enables high-speed turn-on. However, since the cathode electrode 8 is also in contact with the p-type base layer 4 in this structure, n + Electrons are not injected from the end of the mold emitter layer 5, and a sufficient current driving capability cannot be obtained.
【0015】このような問題点を解決するためには、図
2に示すように、p型ベース層4に形成したp+ 型層6
に対して、カソード電極8とは別に制御電極12を形成
すればよい。この様な構造とすれば、p型ベース層4の
電位はカソード電極8の電位とは別に制御電極14によ
って固定することができる。したがってn+ 型エミッタ
層5の全域に亘って電子注入を行わせることができ、高
速ターンオン能力に加えて高い電流駆動能力が得られ
る。また制御電極12からベース電流を引き抜くことが
できるので、高いdV/dt耐量が得られる。In order to solve such a problem, as shown in FIG. 2, p + formed on the p-type base layer 4 is formed. Mold layer 6
On the other hand, the control electrode 12 may be formed separately from the cathode electrode 8. With such a structure, the potential of the p-type base layer 4 can be fixed by the control electrode 14 separately from the potential of the cathode electrode 8. Therefore n + Electrons can be injected over the entire area of the type emitter layer 5, and high current drive capability can be obtained in addition to high-speed turn-on capability. Further, since the base current can be extracted from the control electrode 12, a high dV / dt withstand capability can be obtained.
【0016】以上の図1或いは図2に示した素子構造に
おいて、この実施例では、素子の高速パルス駆動を行う
場合を考慮して、n- 型ベース層3でのキャリアライフ
タイムが次の条件を満たすように設定される。第1に、
電子のライフタイムは、素子に通電するパルス状電流が
そのピーク値の0.1倍の電流値まで増加するのに要す
る時間より長く設定される。特にターンオン損失を十分
小さくするためには、電子のライフタイムは素子に通電
するパルス状電流の時間幅より長く設定される。第2
に、電子および正孔のライフタイムは、パルス状電流通
電後アノード電圧を印加するまでの時間間隔より短く設
定されている。以上のような素子内のキャリアライフタ
イムの制御は、例えば素子に電子線照射を行うことによ
り可能である。次にこの実施例の効果を具体的データに
基づいて説明する。In the element structure shown in FIG. 1 or FIG. 2 above, in this embodiment, n − The carrier lifetime in the mold base layer 3 is set so as to satisfy the following conditions. First,
The electron lifetime is set to be longer than the time required for the pulsed current flowing through the element to increase to a current value 0.1 times the peak value. In particular, in order to sufficiently reduce the turn-on loss, the lifetime of electrons is set longer than the time width of the pulsed current that is passed through the device. Second
In addition, the lifetimes of electrons and holes are set to be shorter than the time interval from the application of the pulsed current to the application of the anode voltage. The carrier lifetime in the device as described above can be controlled, for example, by irradiating the device with an electron beam. Next, the effect of this embodiment will be described based on concrete data.
【0017】図3は、実施例の絶縁ゲート付サイリスタ
の高速ターンオン時の素子抵抗変化を示す図である。素
子抵抗の変化は、チャネル領域CHを通る電子が導電に
寄与するMOSFETモード、正孔が注入を始めるIG
BTモード、n+ 型エミッタ層5から電子注入が起こる
サイリスタモードの3つのモードに分けられる。ゲート
電極10に正の電圧を印加すると、p型ベース層4のチ
ャネル領域CHが反転してn+ 型エミッタ層5からn-
型ベース層3に電子が注入される。素子抵抗はまずn-
型ベース層3への電子蓄積によって急激に低下する(M
OSFETモード)。その後、p+ 型エミッタ層1から
n- 型ベース層3へ正孔の注入が始まるが、大量に正孔
が注入され、素子抵抗が再び減少を始めるのはアノード
電流が立上がり始めてからである(IGBTモード)。
正孔が大量にn- 型ベース層3に注入されると、やがて
n+ 型エミッタ層5からp型ベース層4への電子注入が
始まり、サイリスタはターンオンする。その後更に、n
- 型ベース層3内のキャリア濃度が増加して素子抵抗が
次第に減少していく(サイリスタモード)。FIG. 3 is a diagram showing a change in element resistance at high speed turn-on of the thyristor with an insulated gate according to the embodiment. A change in the element resistance is caused by a MOSFET mode in which electrons passing through the channel region CH contribute to conduction, and IG in which holes start injection.
BT mode, n + The thyristor mode in which electrons are injected from the mold emitter layer 5 is divided into three modes. When a positive voltage is applied to the gate electrode 10, the channel region CH of the p-type base layer 4 is inverted and n + Type emitter layer 5 to n −
Electrons are injected into the mold base layer 3. Element resistance is first n -
It is sharply lowered by the accumulation of electrons in the mold base layer 3 (M
OSFET mode). Then p + Type emitter layers 1 to n − Although holes are injected into the mold base layer 3, a large amount of holes are injected and the device resistance starts decreasing again after the anode current starts rising (IGBT mode).
Large number of holes n − When injected into the mold base layer 3, eventually n + The electron injection from the type emitter layer 5 to the p-type base layer 4 starts, and the thyristor turns on. After that, n
- The carrier concentration in the mold base layer 3 increases and the element resistance gradually decreases (thyristor mode).
【0018】この図3から明らかなように、高速ターン
オン動作において素子抵抗を急激に低下させるのは、チ
ャネル領域CHからn- 型ベース層3に注入された電子
である。したがって、IGBTモードでアノード電流が
立上がり始めて正孔が大量にn- 型ベース層3に注入さ
れるまで電子が消滅しなければ、効率良く電子が蓄積さ
れて素子抵抗を急激に低下させることができる。アノー
ド電流の立上がり開始時点としては、ピーク電流の0.
1倍程度の電流値に達した時点をとるのが妥当である。
また、電子のライフタイムを素子に通電するパルス状電
流の時間幅より長く設定すれば、サイリスタモードに入
ってからの素子抵抗を小さくすることができる。更に大
電流を流す場合には、正孔のライフタイムもパルス状電
流の時間幅より長く設定すれば、サイリスタモードでの
素子抵抗を更に小さくすることができる。As is apparent from FIG. 3, it is the channel region CH to n − that causes the element resistance to drop sharply in the high speed turn-on operation. The electrons are injected into the mold base layer 3. Therefore, in the IGBT mode, the anode current starts to rise and a large amount of holes are n −. If the electrons do not disappear until they are injected into the mold base layer 3, the electrons can be efficiently accumulated and the element resistance can be rapidly reduced. The starting point of the rising of the anode current is 0.
It is appropriate to take the time when the current value reaches about 1 time.
Further, if the lifetime of electrons is set longer than the time width of the pulsed current flowing through the element, the element resistance after entering the thyristor mode can be reduced. When a larger current is flown, the device resistance in the thyristor mode can be further reduced by setting the lifetime of holes longer than the time width of the pulsed current.
【0019】図4は、パルス状電流通電後のdv/dt
耐量の電子線照射量依存性を示した図である。ip =6
00A/cm2 、tW =0.7μsec のパルス状電流を通
電し、電流減衰後、休止時間Δtが5μsec 経過した時
点でアノード電圧を印加してdv/dt耐量を測定し
た。電子線照射量が増すほどdv/dt耐量が上がって
いる。これは、電子線を照射するとキャリアライフタイ
ムが減少し、パルス状電流通電後速やかに素子内部のキ
ャリアが消滅するためと考えられる。FIG. 4 shows the dv / dt after the pulsed current is applied.
It is the figure which showed the electron beam irradiation dose dependency of tolerability. i p = 6
00A / cm 2 , T W = 0.7 μsec was applied, and after the current decay, the anode voltage was applied when the dwell time Δt passed 5 μsec to measure the dv / dt withstand capability. The higher the electron beam irradiation amount, the higher the dv / dt resistance. This is considered to be because the carrier lifetime is reduced when the electron beam is irradiated, and the carriers inside the element disappear immediately after the pulsed current is passed.
【0020】図5は、ターンオン損失の電子線照射量依
存性を示した図である。電子線照射量を増してもターン
オン損失には変化がないことがわかる。実測した電子線
照射量(×1013cm-2)とn- ベ−ス層3中での電子、
正孔のライフタイム(μsec)の関係は、次に示す通り
である。FIG. 5 is a diagram showing the dependence of the turn-on loss on the electron beam dose. It can be seen that the turn-on loss does not change even if the electron beam irradiation amount is increased. The actually measured amount of electron beam irradiation and (× 10 13 cm -2) n - Electrons in the base layer 3,
The relationship between hole lifetimes (μsec) is as shown below.
【0021】 電子線照射量 1 2 3 4 5 8 電子ライフタイム 1.19 0.80 0.58 0.47 0.38 0.25 正孔ライフタイム 0.22 0.12 0.08 0.06 0.05 0.03 [0021] Electron beam dose 1 2 3 4 5 8 Electronic lifetime 1.19 0.80 0.58 0.47 0.38 0.25 Hole lifetime 0.22 0.12 0.08 0.06 0.05 0.03
【0022】このように、図4、図5で示した電子線照
射量の範囲では、電子のライフタイムがパルス状電流の
通電幅tW =0.7μsec の1/2、つまり正弦波状パ
ルス電流がピークとなるまでの時間よりも大きく設定さ
れているために、ターンオン損失の増加がみられない。
一方、電子および正孔のライフタイムは、休止時間Δt
=5μsec と比較して十分小さな値をとっているため、
高いdv/dt耐量が得られている。したがって、エキ
シマレーザ電源等の高速パルス駆動の用途に用いて大き
な効果が得られる。As described above, in the range of the electron beam dose shown in FIGS. 4 and 5, the lifetime of the electron is 1/2 of the conduction width t W = 0.7 μsec of the pulsed current, that is, the sinusoidal pulsed current. Since the time is set to be larger than the peak time, the turn-on loss does not increase.
On the other hand, the lifetime of electrons and holes is the rest time Δt.
= 5 μsec, which is a sufficiently small value,
High dv / dt tolerance is obtained. Therefore, a great effect can be obtained when used for high-speed pulse driving such as an excimer laser power source.
【0023】[0023]
【発明の効果】以上述べたように本発明によれば、第2
導電型ベース層における第2導電型キャリアのライフタ
イムを素子に通電するパルス状電流がそのピーク値の
0.1倍の電流値まで増加するのに要する時間より長く
設定し、第1導電型および第2導電型キャリアのライフ
タイムをパルス状電流通電後アノード電圧を印加するま
での時間間隔より短く設定することにより、小さなター
ンオン損失で高速ターンオンし、かつ、電流減衰後は短
時間でアノード電圧を立ち上げることが可能な絶縁ゲー
ト付サイリスタを実現することができる。As described above, according to the present invention, the second
The lifetime of the second conductivity type carrier in the conductivity type base layer is set to be longer than the time required for the pulsed current passing through the element to increase to a current value 0.1 times the peak value. By setting the lifetime of the second conductivity type carrier to be shorter than the time interval from the application of the pulsed current to the application of the anode voltage, fast turn-on is performed with a small turn-on loss, and the anode voltage is reduced in a short time after the current decay. A thyristor with an insulated gate that can be activated can be realized.
【図1】実施例の絶縁ゲート付サイリスタを示す図。FIG. 1 is a diagram showing a thyristor with an insulated gate according to an embodiment.
【図2】他の実施例の絶縁ゲート付サイリスタを示す
図。FIG. 2 is a diagram showing a thyristor with an insulated gate according to another embodiment.
【図3】高速ターンオン時の素子抵抗の変化を示す図。FIG. 3 is a diagram showing a change in element resistance during high-speed turn-on.
【図4】パルス状電流通電後のdv/dt耐量の電子線
照射量依存性を示す図。FIG. 4 is a diagram showing the electron beam irradiation dose dependency of the dv / dt withstand amount after pulsed current application.
【図5】ターンオン損失の電子線照射量依存性を示す
図。FIG. 5 is a diagram showing the dependence of turn-on loss on electron beam dose.
【図6】エキシマレーザ電源を模擬した場合のスイッチ
ング波形図。FIG. 6 is a switching waveform diagram when an excimer laser power supply is simulated.
1…p+ 型エミッタ層、 2…n+ 型バッファ層、 3…n- 型ベース層、 4…p型ベース層、 5…n+ 型エミッタ層、 6…p+ 型層、 7…アノード電極、 8…カソード電極、 9…ゲート絶縁膜、 10…ゲート電極、 11…層間絶縁膜、 12…制御電極、 CH…チャネル領域。1 ... p + Type emitter layer, 2 ... n + Type buffer layer, 3 ... n - Type base layer, 4 ... p type base layer, 5 ... n + Type emitter layer, 6 ... p + Mold layer, 7 ... Anode electrode, 8 ... Cathode electrode, 9 ... Gate insulating film, 10 ... Gate electrode, 11 ... Interlayer insulating film, 12 ... Control electrode, CH ... Channel region.
Claims (3)
エミッタ層に接して設けられた第2導電型ベース層と、
この第2導電型ベース層の表面部に選択的に拡散形成さ
れた第1導電型ベース層と、この第1導電型ベース層表
面部に選択的に拡散形成された第2導電型エミッタ層
と、前記第1導電型ベース層の前記第2導電型エミッタ
層と第2導電型ベース層に挟まれた領域をチャネル領域
としてこの上にゲート絶縁膜を介して形成されたゲート
電極と、前記第1導電型エミッタ層に設けられた第1の
主電極と、前記第2導電型エミッタ層に設けられた第2
の主電極とを備えた高速ターンオン素子において、 前記第2導電型ベース層における第2導電型キャリアの
ライフタイムが、素子に通電するパルス状電流がそのピ
ーク値の0.1倍の電流値まで増加するのに要する時間
より長く設定され、かつ第1導電型および第2導電型キ
ャリアのライフタイムが、パルス状電流通電後アノード
電圧を印加するまでの時間間隔より短く設定されてい
る、ことを特徴とする高速ターンオン素子。1. A first conductivity type emitter layer and a second conductivity type base layer provided in contact with the first conductivity type emitter layer,
A first conductivity type base layer selectively diffused and formed on a surface portion of the second conductivity type base layer, and a second conductivity type emitter layer selectively diffused and formed on a surface portion of the first conductivity type base layer A gate electrode formed on the first conductive type base layer sandwiched by the second conductive type emitter layer and the second conductive type base layer as a channel region with a gate insulating film interposed therebetween; A first main electrode provided on the one-conductivity type emitter layer and a second main electrode provided on the second-conductivity type emitter layer;
In the high-speed turn-on device including the main electrode of, the lifetime of the second conductivity type carrier in the second conductivity type base layer is up to 0.1 times the peak value of the pulse current flowing through the device. It is set to be longer than the time required to increase, and the lifetimes of the first conductivity type and second conductivity type carriers are set to be shorter than the time interval from application of the pulsed current to application of the anode voltage. Characteristic high-speed turn-on element.
型キャリアのライフタイムが、素子に通電するパルス状
電流の時間幅より長く設定されていることを特徴とする
請求項1記載の高速ターンオン素子。2. The high speed according to claim 1, wherein the lifetime of the second conductivity type carrier in the second conductivity type base layer is set to be longer than the time width of the pulsed current flowing through the device. Turn-on element.
型および第2導電型キャリアのライフタイムが、素子に
通電するパルス状電流の時間幅より長く設定されている
ことを特徴とする請求項1記載の高速ターンオン素子。3. The lifetime of the first conductivity type carrier and the second conductivity type carrier in the second conductivity type base layer is set to be longer than the time width of the pulsed current passed through the device. A high-speed turn-on device according to item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP3165618A JP2809896B2 (en) | 1991-07-05 | 1991-07-05 | High-speed turn-on device |
Applications Claiming Priority (1)
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JPH0513754A true JPH0513754A (en) | 1993-01-22 |
JP2809896B2 JP2809896B2 (en) | 1998-10-15 |
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Citations (1)
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JPH01199469A (en) * | 1988-02-04 | 1989-08-10 | Toshiba Corp | Semiconductor device |
-
1991
- 1991-07-05 JP JP3165618A patent/JP2809896B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01199469A (en) * | 1988-02-04 | 1989-08-10 | Toshiba Corp | Semiconductor device |
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