JP2806851B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2806851B2 JP2806851B2 JP7341530A JP34153095A JP2806851B2 JP 2806851 B2 JP2806851 B2 JP 2806851B2 JP 7341530 A JP7341530 A JP 7341530A JP 34153095 A JP34153095 A JP 34153095A JP 2806851 B2 JP2806851 B2 JP 2806851B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- integrated circuit
- circuit device
- leads
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に係わり、特にマウント位置出し手
段を有するＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）型の半
導体集積回路装置およびその製造方法に関する。
およびその製造方法に係わり、特にマウント位置出し手
段を有するＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）型の半
導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】従来技術のこの種の半導体集積回路装置
について図６を参照して説明する。図６（Ａ）は平面
図、図６（Ｂ）は図６（Ａ）の一部を拡大して示した断
面図である。
について図６を参照して説明する。図６（Ａ）は平面
図、図６（Ｂ）は図６（Ａ）の一部を拡大して示した断
面図である。
【０００３】半導体チップ１の主面上にリードフレーム
２Ａのリード２が延在してＸ方向に並べた２枚の粘着テ
ープ層３で半導体チップ１にマウント固着している。ま
たリード２の内部の位置と半導体チップ１の周辺部に配
列されたボンディングパッド（図示省略）とがボンディ
ングワイヤ４により電気的に結線されている。
２Ａのリード２が延在してＸ方向に並べた２枚の粘着テ
ープ層３で半導体チップ１にマウント固着している。ま
たリード２の内部の位置と半導体チップ１の周辺部に配
列されたボンディングパッド（図示省略）とがボンディ
ングワイヤ４により電気的に結線されている。
【０００４】尚、図６（Ａ）では、図面が煩雑になるの
を避けるために、リードの先端形状は左上の部分のみを
図示し、他の部分は２点鎖線で囲って図示を省略してあ
る。すなわち２点鎖線で囲って部分も左上の部分と同様
にリードの先端が密集して粘着テープ層３により半導体
チップ１の主面にマウント接着し、それぞれのボンディ
ングワイヤ４が接続している。
を避けるために、リードの先端形状は左上の部分のみを
図示し、他の部分は２点鎖線で囲って図示を省略してあ
る。すなわち２点鎖線で囲って部分も左上の部分と同様
にリードの先端が密集して粘着テープ層３により半導体
チップ１の主面にマウント接着し、それぞれのボンディ
ングワイヤ４が接続している。
【０００５】そして半導体チップ１とリードフレーム２
Ａのリード２とを粘着テープ層３により固着する際、す
なわちマウントする際の位置合せ方法は、図６（Ａ）の
平面図で○で示す数箇所のＢ部（図では６箇所）におい
て、半導体チップ１のサイズに合致する位置合せ用のリ
ード部分５を設け、このリード部分５と半導体チップ１
の端辺との位置関係を目安として粘着テープ層３により
貼り合わせていた。
Ａのリード２とを粘着テープ層３により固着する際、す
なわちマウントする際の位置合せ方法は、図６（Ａ）の
平面図で○で示す数箇所のＢ部（図では６箇所）におい
て、半導体チップ１のサイズに合致する位置合せ用のリ
ード部分５を設け、このリード部分５と半導体チップ１
の端辺との位置関係を目安として粘着テープ層３により
貼り合わせていた。
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、位置合せ用リード５が半導体チップ１
の端辺に沿って直線突起状に延在する単純な平面形状と
なるから認識時に誤検知を発生し、またマウント完了
後、粘着テープ層は樹脂モールドするまでの仮圧着であ
るため、マウント以後、何らかの応力が加わることで半
導体チップの全方向へのランダムな横ズレが発生する。
このためにマウント位置合せ不良が多発する問題を有す
る。
な従来技術では、位置合せ用リード５が半導体チップ１
の端辺に沿って直線突起状に延在する単純な平面形状と
なるから認識時に誤検知を発生し、またマウント完了
後、粘着テープ層は樹脂モールドするまでの仮圧着であ
るため、マウント以後、何らかの応力が加わることで半
導体チップの全方向へのランダムな横ズレが発生する。
このためにマウント位置合せ不良が多発する問題を有す
る。
【０００７】またこのようにマウント位置合せの目安と
してのマウント位置合せ用リードがリードフレームに必
要であるから、平面形状におけるリードフレームのリー
ドが込み合いリードフレーム設計の自由度が少なくなる
問題を有する。
してのマウント位置合せ用リードがリードフレームに必
要であるから、平面形状におけるリードフレームのリー
ドが込み合いリードフレーム設計の自由度が少なくなる
問題を有する。
【０００８】したがって本発明の目的は、半導体チップ
上へのリードのマウント位置合せ不良の発生を抑制し、
かつ平面形状におけるリードフレームのリードが込み合
いを少なくすることによりリードフレームの設計自由度
を高めた半導体集積回路装置およびその製造方法を提供
することである。
上へのリードのマウント位置合せ不良の発生を抑制し、
かつ平面形状におけるリードフレームのリードが込み合
いを少なくすることによりリードフレームの設計自由度
を高めた半導体集積回路装置およびその製造方法を提供
することである。
【０００９】
【課題を解決するための手段】本発明の特徴は、半導体
チップが第１の方向をたがいに平行に延在する第１およ
び第２の側面と前記第１の方向と直角の第２の方向をた
がいに平行に延在する第３および第４の側面を有し、そ
れぞれの前記側面と角部を構成する半導体チップの主面
の端辺部上を通過したリードフレームの複数のリードが
前記半導体チップの主面上にマウント固着するＬＯＣ構
造を有する半導体集積回路装置において、前記複数のリ
ードから選択されたリードのみの下面にマウント位置矯
正手段としてのストッパー部を前記半導体チップの側面
に対面させて設けた半導体集積回路装置にある。本発明
の他の特徴は、半導体チップが第１の方向をたがいに平
行に延在する第１および第２の側面と前記第１の方向と
直角の第２の方向をたがいに平行に延在する第３および
第４の側面を有し、それぞれの前記側面と角部を構成す
る半導体チップの主面の端辺部上を通過したリードフレ
ームの複数のリードが前記半導体チップの主面上にマウ
ント固着するＬＯＣ構造を有する半導体集積回路装置の
製造方法において、前記半導体チップの第１乃至第４の
側面のうち第１および第３の側面と角部を構成する半導
体チップの主面の端辺部上をそれぞれ通過する複数のリ
ードから選択されたリードのみの下面にストッパー部を
設け、前記半導体チップを前記ストッパ部の方向にシフ
トさせてその側面を前記ストッパー部に当接させること
によりマウント位置を矯正してマウント固着する半導体
集積回路装置の製造方法にある。あるいは、半導体チッ
プが第１の方向をたがいに平行に延在する第１および第
２の側面と前記第１の方向と直角の第２の方向をたがい
に平行に延在する第３および第４の側面を有し、それぞ
れの前記側面と角部を構成する半導体チップの主面の端
辺部上を通過したリードフレームの複数のリードが前記
半導体チップの主面上にマウント固着するＬＯＣ構造を
有する半導体集積回路装置の製造方法において、前記半
導体チップの第１乃至第４の側面のそれぞれの側面と角
部を構成する半導体チップの主面の端辺部上を通過する
複数のリードから選択されたリードのみの下面にストッ
パー部を設け、前記半導体チップを前記ストッパー部間
にはめ込むことにより位置合わせを行ってマウント固着
する半導体集積回路装置の製造方法にある。
チップが第１の方向をたがいに平行に延在する第１およ
び第２の側面と前記第１の方向と直角の第２の方向をた
がいに平行に延在する第３および第４の側面を有し、そ
れぞれの前記側面と角部を構成する半導体チップの主面
の端辺部上を通過したリードフレームの複数のリードが
前記半導体チップの主面上にマウント固着するＬＯＣ構
造を有する半導体集積回路装置において、前記複数のリ
ードから選択されたリードのみの下面にマウント位置矯
正手段としてのストッパー部を前記半導体チップの側面
に対面させて設けた半導体集積回路装置にある。本発明
の他の特徴は、半導体チップが第１の方向をたがいに平
行に延在する第１および第２の側面と前記第１の方向と
直角の第２の方向をたがいに平行に延在する第３および
第４の側面を有し、それぞれの前記側面と角部を構成す
る半導体チップの主面の端辺部上を通過したリードフレ
ームの複数のリードが前記半導体チップの主面上にマウ
ント固着するＬＯＣ構造を有する半導体集積回路装置の
製造方法において、前記半導体チップの第１乃至第４の
側面のうち第１および第３の側面と角部を構成する半導
体チップの主面の端辺部上をそれぞれ通過する複数のリ
ードから選択されたリードのみの下面にストッパー部を
設け、前記半導体チップを前記ストッパ部の方向にシフ
トさせてその側面を前記ストッパー部に当接させること
によりマウント位置を矯正してマウント固着する半導体
集積回路装置の製造方法にある。あるいは、半導体チッ
プが第１の方向をたがいに平行に延在する第１および第
２の側面と前記第１の方向と直角の第２の方向をたがい
に平行に延在する第３および第４の側面を有し、それぞ
れの前記側面と角部を構成する半導体チップの主面の端
辺部上を通過したリードフレームの複数のリードが前記
半導体チップの主面上にマウント固着するＬＯＣ構造を
有する半導体集積回路装置の製造方法において、前記半
導体チップの第１乃至第４の側面のそれぞれの側面と角
部を構成する半導体チップの主面の端辺部上を通過する
複数のリードから選択されたリードのみの下面にストッ
パー部を設け、前記半導体チップを前記ストッパー部間
にはめ込むことにより位置合わせを行ってマウント固着
する半導体集積回路装置の製造方法にある。
【００１０】ここで、前記ストッパー部が前記リード下
面に粘着テープ等の接着手段で固着されることができ
る。
面に粘着テープ等の接着手段で固着されることができ
る。
【００１１】あるいは、前記ストッパー部はリードの先
端部分を折り曲げることにより構成されることができ
る。
端部分を折り曲げることにより構成されることができ
る。
【００１２】また、前記ストッパー部が前記半導体チッ
プの側面に粘着テープ等の接着手段で固着されることが
できる。
プの側面に粘着テープ等の接着手段で固着されることが
できる。
【００１３】このような本発明によれば、リードフレー
ムのリード下面にマウント位置矯正手段としてのストッ
パー部を設けているから半導体チップをその側面からリ
ードフレームとの位置合わせをすることができ、これに
より位置合せ用のリード部分の誤認識の問題は関係なく
なり、また横ズレも従来より抑制することができてリー
ドと半導体チップとの所定の位置関係の精度が向上す
る。
ムのリード下面にマウント位置矯正手段としてのストッ
パー部を設けているから半導体チップをその側面からリ
ードフレームとの位置合わせをすることができ、これに
より位置合せ用のリード部分の誤認識の問題は関係なく
なり、また横ズレも従来より抑制することができてリー
ドと半導体チップとの所定の位置関係の精度が向上す
る。
【００１４】また平面形状における位置合せ用のリード
部分が不必要になるから、平面形状におけるリードフレ
ームのリードが込み合いを少なくなり、これによりリー
ドフレームの平面レイアウトの設計自由度を高めること
ができる。
部分が不必要になるから、平面形状におけるリードフレ
ームのリードが込み合いを少なくなり、これによりリー
ドフレームの平面レイアウトの設計自由度を高めること
ができる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００１６】図１は本発明の第１の実施の形態を示す図
であり、図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）
のＡ部を拡大して示した断面図である。
であり、図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）
のＡ部を拡大して示した断面図である。
【００１７】リードフレーム２ＡのＸ方向にたがいに平
行に延在する２本の外枠から内部方向に複数のリード２
が延び、リードの先端部分が半導体チップ１の中央近傍
上に位置している。そして半導体チップ１の主面の中央
近傍上でＸ方向に並べた２枚の粘着テープ層３によりリ
ード２が半導体チップ１に粘着してマウント固着してい
る。
行に延在する２本の外枠から内部方向に複数のリード２
が延び、リードの先端部分が半導体チップ１の中央近傍
上に位置している。そして半導体チップ１の主面の中央
近傍上でＸ方向に並べた２枚の粘着テープ層３によりリ
ード２が半導体チップ１に粘着してマウント固着してい
る。
【００１８】また、リード２の内部の位置と半導体チッ
プ１の周辺部に配列されたボンディングパッド（図示省
略）とがボンディングワイヤ４により電気的に結線され
ている。
プ１の周辺部に配列されたボンディングパッド（図示省
略）とがボンディングワイヤ４により電気的に結線され
ている。
【００１９】尚、図１（Ａ）では、図６（Ａ）と同様
に、図面が煩雑になるのを避けるために、リードの先端
形状は左上の部分のみを図示し、他の部分は２点鎖線で
囲って図示を省略してある。すなわち２点鎖線で囲って
部分も左上の部分と同様にリードの先端が密集して粘着
テープ層３により半導体チップ１の主面にマウント接着
し、それぞれのボンディングワイヤ４が接続している。
に、図面が煩雑になるのを避けるために、リードの先端
形状は左上の部分のみを図示し、他の部分は２点鎖線で
囲って図示を省略してある。すなわち２点鎖線で囲って
部分も左上の部分と同様にリードの先端が密集して粘着
テープ層３により半導体チップ１の主面にマウント接着
し、それぞれのボンディングワイヤ４が接続している。
【００２０】そして図１（Ａ）の平面図で○で示す数箇
所のＡ部（図では４箇所）において、すなわちＸ方向の
一方側（図で右側）の２箇所とＹ方向の一方側（図で下
側）の２箇所において、図１（Ｂ）の拡大断面図で示す
ように、リード２の下面から下方に突出するストッパー
部６を設け、このストッパー部６が半導体チップ１の側
面に当接するようになっていることにより、半導体チッ
プに対するリードフレームの位置出しを行なっている。
このマウント位置矯正手段のストッパー部６は、半導体
チップ１のＸＹ方向の２辺に対しそれぞれ数箇所設けて
半導体チップを支持することが好ましい。
所のＡ部（図では４箇所）において、すなわちＸ方向の
一方側（図で右側）の２箇所とＹ方向の一方側（図で下
側）の２箇所において、図１（Ｂ）の拡大断面図で示す
ように、リード２の下面から下方に突出するストッパー
部６を設け、このストッパー部６が半導体チップ１の側
面に当接するようになっていることにより、半導体チッ
プに対するリードフレームの位置出しを行なっている。
このマウント位置矯正手段のストッパー部６は、半導体
チップ１のＸＹ方向の２辺に対しそれぞれ数箇所設けて
半導体チップを支持することが好ましい。
【００２１】マウント位置の矯正方法としては、図１
（Ａ）で右下方向に半導体チップ１をシフトさせて、リ
ードフレームのリード下面に設けられたストッパー部６
に半導体チップの側面を当接させることにより行われ
る。
（Ａ）で右下方向に半導体チップ１をシフトさせて、リ
ードフレームのリード下面に設けられたストッパー部６
に半導体チップの側面を当接させることにより行われ
る。
【００２２】これにより、半導体チップとリードフレー
ムとの位置合わせが行なわれる。またマウント後の相対
的の横ズレも、少なくともストッパー部６が位置する方
向に関しては皆無となる。
ムとの位置合わせが行なわれる。またマウント後の相対
的の横ズレも、少なくともストッパー部６が位置する方
向に関しては皆無となる。
【００２３】また、この位置合わせ手段であるストッパ
ー部６はリード２の主面より垂直方向（下方向）に延び
るものであるからリードフレームの平面形状のレイアウ
トには影響を与えず、かつ図６（Ａ）で示した従来の位
置合せ用のリード部分５は不必要であるから、本発明の
リードフレームは平面レイアウトの設計自由度が向上す
る。
ー部６はリード２の主面より垂直方向（下方向）に延び
るものであるからリードフレームの平面形状のレイアウ
トには影響を与えず、かつ図６（Ａ）で示した従来の位
置合せ用のリード部分５は不必要であるから、本発明の
リードフレームは平面レイアウトの設計自由度が向上す
る。
【００２４】図２は本発明の第２の実施の形態を示す図
であり、図２（Ａ）は平面図、図２（Ｂ）は図２（Ａ）
のＡ部を拡大して示した断面図である。尚、図２におい
て図１と同一もしくは類似の箇所は同じ符号を付してあ
るから重複する説明は省略する。
であり、図２（Ａ）は平面図、図２（Ｂ）は図２（Ａ）
のＡ部を拡大して示した断面図である。尚、図２におい
て図１と同一もしくは類似の箇所は同じ符号を付してあ
るから重複する説明は省略する。
【００２５】この第２の実施の形態では図２（Ａ）に示
すように、半導体チップ１のＸ方向の両端側およびＹ方
向の両端側のそれぞれの箇所（○で示すＡ部）にリード
２の下面から下方に突出するストッパー部６を設けてい
る。
すように、半導体チップ１のＸ方向の両端側およびＹ方
向の両端側のそれぞれの箇所（○で示すＡ部）にリード
２の下面から下方に突出するストッパー部６を設けてい
る。
【００２６】この実施の形態のマウント位置の矯正方法
は、これらのストッパー部６に対し半導体チップ１をは
め込む方法を用いる。これにより位置合わせが行なわ
れ、またマウント後の相対的の横ズレも全ての方向に対
して防止することができる。
は、これらのストッパー部６に対し半導体チップ１をは
め込む方法を用いる。これにより位置合わせが行なわ
れ、またマウント後の相対的の横ズレも全ての方向に対
して防止することができる。
【００２７】図３乃至図５はストッパー部の例をそれぞ
れ示す断面図である。
れ示す断面図である。
【００２８】図３において、ストッパー部６は接着手
段、例えば粘着テープ８によってリード２の下面に接着
されている。粘着テープ８は絶縁材であるから、ストッ
パー部６は導電材料で形成することもできる。勿論、ス
トッパー部６を絶縁材料で形成することもできる。
段、例えば粘着テープ８によってリード２の下面に接着
されている。粘着テープ８は絶縁材であるから、ストッ
パー部６は導電材料で形成することもできる。勿論、ス
トッパー部６を絶縁材料で形成することもできる。
【００２９】図４では、半導体チップのボンディングパ
ッドとボンディングワイヤにより結線されないリード２
の先端部分９を下方向に直角に折り曲げることによりス
トッパー部６を構成し、この先端部分９によるストッパ
ー部６に貼り付けた絶縁体１０を介して半導体チップ１
の側面に当接させるようにしている。
ッドとボンディングワイヤにより結線されないリード２
の先端部分９を下方向に直角に折り曲げることによりス
トッパー部６を構成し、この先端部分９によるストッパ
ー部６に貼り付けた絶縁体１０を介して半導体チップ１
の側面に当接させるようにしている。
【００３０】図５では、ストッパー部６を半導体チップ
１の側面に側面粘着テープ１１で貼り付ける構成となっ
ている。これにより高精度にマウント位置が矯正される
と同時に本来のマウントにおける半導体チップとリード
フレームとの固着の信頼性が向上する。ここでは図３の
タイプに側面粘着テープ１１を付加した例を示したが、
図４のようにリードの先端部分を折り曲げて構成したス
トッパー部６の側面に側面粘着テープ１１を用いてもよ
い。この側面粘着テープ１１を用いたストッパー部は上
記実施の形態のうち特に図１に示す第１の実施の形態に
適用することが好ましい。
１の側面に側面粘着テープ１１で貼り付ける構成となっ
ている。これにより高精度にマウント位置が矯正される
と同時に本来のマウントにおける半導体チップとリード
フレームとの固着の信頼性が向上する。ここでは図３の
タイプに側面粘着テープ１１を付加した例を示したが、
図４のようにリードの先端部分を折り曲げて構成したス
トッパー部６の側面に側面粘着テープ１１を用いてもよ
い。この側面粘着テープ１１を用いたストッパー部は上
記実施の形態のうち特に図１に示す第１の実施の形態に
適用することが好ましい。
【００３１】
【発明の効果】以上説明したように本発明によれば、リ
ードフレームのリード下面にマウント位置矯正手段とし
てのストッパー部を設けたからマウント位置合せ不良を
低減することができ、認識検知ステップを省略すること
ができるからマウント作業性が向上し、従来の位置合せ
不良約１０００ｐｐｍを皆無にすることができる。
ードフレームのリード下面にマウント位置矯正手段とし
てのストッパー部を設けたからマウント位置合せ不良を
低減することができ、認識検知ステップを省略すること
ができるからマウント作業性が向上し、従来の位置合せ
不良約１０００ｐｐｍを皆無にすることができる。
【００３２】またマウント位置矯正手段としてのストッ
パー部をリード下面に設けたから従来のマウント位置合
せ用リードが不必要となり、これによりリードフレーム
の平面レイアウトの設計自由度が向上する。
パー部をリード下面に設けたから従来のマウント位置合
せ用リードが不必要となり、これによりリードフレーム
の平面レイアウトの設計自由度が向上する。
【００３３】さらにマウンターの機構において位置合せ
のための認識部が不必要になるから、マウンター装置の
簡素化が可能となる。
のための認識部が不必要になるから、マウンター装置の
簡素化が可能となる。
【図１】本発明の第１の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）の一部を拡大して示し
た断面図である。
（Ａ）は平面図、（Ｂ）は（Ａ）の一部を拡大して示し
た断面図である。
【図２】本発明の第２の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）の一部を拡大して示し
た断面図である。
（Ａ）は平面図、（Ｂ）は（Ａ）の一部を拡大して示し
た断面図である。
【図３】本発明のストッパー部の一例を示す断面図であ
る。
る。
【図４】本発明のストッパー部の他の例を示す断面図で
ある。
ある。
【図５】本発明のストッパー部の別の例を示す断面図で
ある。
ある。
【図６】従来技術を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）の一部を拡大して示した断面図である。
（Ｂ）は（Ａ）の一部を拡大して示した断面図である。
１ 半導体チップ ２ リード ２Ａ リードフレーム ３ 粘着テープ層 ４ ボンディングワイヤ ５ 位置合せ用のリード部分 ６ ストッパー部 ８ 粘着テープ ９ リード先端部分 １０ 絶縁体 １１ 側面粘着テープ
Claims (10)
- 【請求項１】 半導体チップが第１の方向をたがいに平
行に延在する第１および第２の側面と前記第１の方向と
直角の第２の方向をたがいに平行に延在する第３および
第４の側面を有し、それぞれの前記側面と角部を構成す
る半導体チップの主面の端辺部上を通過したリードフレ
ームの複数のリードが前記半導体チップの主面上にマウ
ント固着するＬＯＣ構造を有する半導体集積回路装置に
おいて、前記複数のリードから選択されたリードのみの
下面にマウント位置矯正手段としてのストッパー部を前
記半導体チップの側面に対面させて設けたことを特徴と
する半導体集積回路装置。 - 【請求項２】 前記ストッパー部が前記リード下面に接
着手段で固着されていることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項３】 前記接着手段は粘着テープであることを
特徴とする請求項２記載の半導体集積回路装置。 - 【請求項４】 前記ストッパー部はリードの先端部分を
折り曲げることにより構成されていることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項５】 前記ストッパー部が前記半導体チップの
側面に接着手段で固着されていることを特徴とする請求
項１、請求項２、請求項３もしくは請求項４に記載の半
導体集積回路装置。 - 【請求項６】 前記接着手段は粘着テープであることを
特徴とする請求項５記載の半導体集積回路装置。 - 【請求項７】 前記半導体チップの第１乃至第４の側面
のうち第１および第３の側面と角部を構成する半導体チ
ップの主面の端辺部上をそれぞれ通過する複数のリード
から選択されたリードのみの下面に前記ストッパー部を
設け、これにより前記前記半導体チップの第１乃至第４
の側面のうち第１および第３の側面のみを前記ストッパ
ー部と対面させたことを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５もしくは請求項６に
記載の半導体集積回路装置。 - 【請求項８】 前記半導体チップの第１乃至第４の側面
と角部を構成する半導体チップの主面の端辺部上をそれ
ぞれ通過する複数のリードから選択されたリードのみの
下面に前記ストッパー部を設け、これにより前記半導体
チップの第１乃至第４の側面のそれぞれを前記ストッパ
ー部と対面させたことを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５もしくは請求項６に
記載の半導体集積回路装置。 - 【請求項９】 半導体チップが第１の方向をたがいに平
行に延在する第１および第２の側面と前記第１の方向と
直角の第２の方向をたがいに平行に延在する第３および
第４の側面を有し、それぞれの前記側面と角部を構成す
る半導体チップの主面の端辺部上を通過したリードフレ
ームの複数のリードが前記半導体チップの主面上にマウ
ント固着するＬＯＣ構造を有する半導体集積回路装置の
製造方法において、前記半導体チップの第１乃至第４の
側面のうち第１および第３の側面と角部を構成する半導
体チップの主面の端辺部上をそれぞれ通過する複数のリ
ードから選択されたリードのみの下面にストッパー部を
設け、前記半導体チップを前記ストッパー部の方向にシ
フトさせてその側面を前記ストッパー部に当接させるこ
とによりマウント位置を矯正してマウント固着すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１０】 半導体チップが第１の方向をたがいに
平行に延在する第１および第２の側面と前記第１の方向
と直角の第２の方向をたがいに平行に延在する第３およ
び第４の側面を有し、それぞれの前記側面と角部を構成
する半導体チップの主面の端辺部上を通過したリードフ
レームの複数のリードが前記半導体チップの主面上にマ
ウント固着するＬＯＣ構造を有する半導体集積回路装置
の製造方法において、前記半導体チップの第１乃至第４
の側面のそれぞれの側面と角部を構成する半導体チップ
の主面の端辺部上を通過する複数のリードから選択され
たリードのみの下面にストッパー部を設け、前記半導体
チップを前記ストッパー部間にはめ込むことにより位置
合わせを行ってマウント固着することを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341530A JP2806851B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341530A JP2806851B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181245A JPH09181245A (ja) | 1997-07-11 |
| JP2806851B2 true JP2806851B2 (ja) | 1998-09-30 |
Family
ID=18346786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341530A Expired - Fee Related JP2806851B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806851B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1238119A (en) * | 1985-04-18 | 1988-06-14 | Douglas W. Phelps, Jr. | Packaged semiconductor chip |
| JP2522598B2 (ja) * | 1990-09-14 | 1996-08-07 | 松下電工株式会社 | 半導体パッケ―ジ |
| JPH04287354A (ja) * | 1991-03-15 | 1992-10-12 | Shinko Electric Ind Co Ltd | ろう付け用リード |
-
1995
- 1995-12-27 JP JP7341530A patent/JP2806851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181245A (ja) | 1997-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2939614B2 (ja) | 積層型半導体パッケージ | |
| US5612259A (en) | Method for manufacturing a semiconductor device wherein a semiconductor chip is mounted on a lead frame | |
| US6307271B1 (en) | Semiconductor device having pads, the intervals of which are adjusted and arranged in semiconductor chip corners | |
| EP0538003B1 (en) | Method of manufacturing inversion type ICs and IC module using same | |
| US6316735B1 (en) | Semiconductor chip mounting board and a semiconductor device using same board | |
| US6285074B2 (en) | Semiconductor device | |
| KR20120018800A (ko) | 반도체 장치 | |
| US6036173A (en) | Semiconductor element having a carrying device and a lead frame and a semiconductor chip connected thereto | |
| KR100652106B1 (ko) | 회로 장치 | |
| JPH07115151A (ja) | 半導体装置及びその製造方法 | |
| JPH03270030A (ja) | 電子装置 | |
| JP2806851B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| EP0517198B1 (en) | Thin film magnetic head structure and methods of fabricating the same | |
| KR100196119B1 (ko) | 반도체장치 및 그 제조방법 및 전자 장치 | |
| US7521778B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002536733A (ja) | 集積回路デバイス、当該デバイスを用いたスマートカード用の電子ユニット及び当該デバイスの製造方法 | |
| KR100207902B1 (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JP3670371B2 (ja) | 半導体装置およびその製造方法 | |
| KR20030009627A (ko) | 수평 이중 실장한 반도체 칩 패키지 | |
| JP2002289741A (ja) | 半導体装置 | |
| US20030234434A1 (en) | Semiconductor device | |
| JPH03109760A (ja) | 半導体装置 | |
| KR940007378B1 (ko) | 수지밀봉형 반도체장치 | |
| JPH02153557A (ja) | 樹脂封止型半導体装置 | |
| KR940010535B1 (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |