JP2803439B2 - 論理回路 - Google Patents
論理回路Info
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- JP2803439B2 JP2803439B2 JP4051210A JP5121092A JP2803439B2 JP 2803439 B2 JP2803439 B2 JP 2803439B2 JP 4051210 A JP4051210 A JP 4051210A JP 5121092 A JP5121092 A JP 5121092A JP 2803439 B2 JP2803439 B2 JP 2803439B2
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Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特にエ
ミッタホロア型の負荷駆動部を備えた論理回路に関す
る。
ミッタホロア型の負荷駆動部を備えた論理回路に関す
る。
【０００２】
【従来の技術】従来、この種の論理回路は、一例として
図４に示すように、ベースに入力信号ＩＮを受けるトラ
ンジスタＱ１１、ベースに基準電圧ＶＲを受けエミッタ
をトランジスタＱ１１のエミッタと共通接続するトラン
ジスタＱ１２、ベースに制御信号ＶＣを受けコレクタを
トランジスタＱ１１，Ｑ１２のエミッタと接続するトラ
ンジスタＱ１３、電源電圧Ｖｃｃの第１の電源供給端子
（以下電源供給端子（Ｖｃｃ）という）とトランジスタ
Ｑ１１，Ｑ１２のコレクタとの間にそれぞれ対応して接
続された抵抗Ｒ１１，Ｒ１２、及び電源電圧Ｖｂｂの第
２の電源供給端子（以下電源供給端子（Ｖｂｂ）とい
う）とトランジスタＱ１３のエミッタとの間に接続され
た抵抗Ｒ１３を備え、制御信号ＶＣがアクティブレベル
のとき活性化し、基準電圧ＶＲに対する入力信号ＩＮの
レベルを判別して互いに相補のレベル関係をもつ第１及
び第２の論理出力信号ＬＯ１，ＬＯ２をトランジスタＱ
１１，Ｑ１２と抵抗Ｒ１１，Ｒ１２との接続点から出力
する電流切換型の論理処理部１と、ベースに第１の論理
出力信号ＬＯ１を受けコレクタを電源供給端子（Ｖｃ
ｃ）と接続しエミッタを出力端子ＴＯ１と接続するトラ
ンジスタＱ２１、ベースに第２の論理出力信号ＬＯ２を
受けコレクタを電源供給端子（Ｖｃｃ）と接続しエミッ
タを出力端子ＴＯ２と接続するトランジスタＱ２２、及
びトランジスタＱ２１，Ｑ２２のエミッタと電源供給端
子（Ｖｂｂ）との間にそれぞれ対応して接続された抵抗
Ｒ２７，Ｒ２８を備えたエミッタホロア型の駆動部２ｂ
とを有する構成となっていた。
図４に示すように、ベースに入力信号ＩＮを受けるトラ
ンジスタＱ１１、ベースに基準電圧ＶＲを受けエミッタ
をトランジスタＱ１１のエミッタと共通接続するトラン
ジスタＱ１２、ベースに制御信号ＶＣを受けコレクタを
トランジスタＱ１１，Ｑ１２のエミッタと接続するトラ
ンジスタＱ１３、電源電圧Ｖｃｃの第１の電源供給端子
（以下電源供給端子（Ｖｃｃ）という）とトランジスタ
Ｑ１１，Ｑ１２のコレクタとの間にそれぞれ対応して接
続された抵抗Ｒ１１，Ｒ１２、及び電源電圧Ｖｂｂの第
２の電源供給端子（以下電源供給端子（Ｖｂｂ）とい
う）とトランジスタＱ１３のエミッタとの間に接続され
た抵抗Ｒ１３を備え、制御信号ＶＣがアクティブレベル
のとき活性化し、基準電圧ＶＲに対する入力信号ＩＮの
レベルを判別して互いに相補のレベル関係をもつ第１及
び第２の論理出力信号ＬＯ１，ＬＯ２をトランジスタＱ
１１，Ｑ１２と抵抗Ｒ１１，Ｒ１２との接続点から出力
する電流切換型の論理処理部１と、ベースに第１の論理
出力信号ＬＯ１を受けコレクタを電源供給端子（Ｖｃ
ｃ）と接続しエミッタを出力端子ＴＯ１と接続するトラ
ンジスタＱ２１、ベースに第２の論理出力信号ＬＯ２を
受けコレクタを電源供給端子（Ｖｃｃ）と接続しエミッ
タを出力端子ＴＯ２と接続するトランジスタＱ２２、及
びトランジスタＱ２１，Ｑ２２のエミッタと電源供給端
子（Ｖｂｂ）との間にそれぞれ対応して接続された抵抗
Ｒ２７，Ｒ２８を備えたエミッタホロア型の駆動部２ｂ
とを有する構成となっていた。
【０００３】今、入力信号ＩＮが低電位の論理レベル
（以下低レベルという）から高電位の論理レベル（以下
高レベルという）に変化すると、出力端子ＴＯ１も低ベ
レルから高レベルに変化する。この過渡状態において、
トランジスタＱ２１はオン状態を保つため、出力端子Ｔ
Ｏ１に重い負荷が接続された状態でもその低レベルから
高レベルへの変化は高速に行われる。一方入力信号ＩＮ
が高レベルから低レベルに変化するとトランジスタＱ２
１はオフとなり、負荷への電荷の供給が停止する。 一
般に、出力端子ＴＯ１（ＴＯ２）と接続する負荷は、次
段回路の入力端のゲート容量，ベース容量や次段回路ま
での配線容量等により容量性となっている。従って、負
荷への電荷の供給が停止すると、負荷容量に蓄えられた
電荷が抵抗Ｒ２７（Ｒ２８）を介して放電され、出力端
子ＴＯ１（ＴＯ２）は低レベル（電源電圧Ｖｂｂ）へと
変化する。すなわち、高レベルから低レベルへの遷移時
間は負荷容量と抵抗Ｒ２７（Ｒ２８）とによる時定数で
定まる。
（以下低レベルという）から高電位の論理レベル（以下
高レベルという）に変化すると、出力端子ＴＯ１も低ベ
レルから高レベルに変化する。この過渡状態において、
トランジスタＱ２１はオン状態を保つため、出力端子Ｔ
Ｏ１に重い負荷が接続された状態でもその低レベルから
高レベルへの変化は高速に行われる。一方入力信号ＩＮ
が高レベルから低レベルに変化するとトランジスタＱ２
１はオフとなり、負荷への電荷の供給が停止する。 一
般に、出力端子ＴＯ１（ＴＯ２）と接続する負荷は、次
段回路の入力端のゲート容量，ベース容量や次段回路ま
での配線容量等により容量性となっている。従って、負
荷への電荷の供給が停止すると、負荷容量に蓄えられた
電荷が抵抗Ｒ２７（Ｒ２８）を介して放電され、出力端
子ＴＯ１（ＴＯ２）は低レベル（電源電圧Ｖｂｂ）へと
変化する。すなわち、高レベルから低レベルへの遷移時
間は負荷容量と抵抗Ｒ２７（Ｒ２８）とによる時定数で
定まる。
【０００４】
【発明が解決しようとする課題】この従来の論理回路で
は、負荷を駆動する駆動部２ｂがエミッタホロア型とな
っており、駆動部２ｂのトランジスタＱ２１（Ｑ２２）
がオフとなったときの負荷容量の電荷は抵抗Ｒ２７（Ｒ
２８）を介して放電されるため、高速化をはからうとし
て抵抗Ｒ２７（Ｒ２８）の値を小さくすると消費電力が
増大し、低消費電力化をはかろうとして抵抗Ｒ２７（Ｒ
２８）の値を大きくすると高速化が阻害されるという欠
点があった。
は、負荷を駆動する駆動部２ｂがエミッタホロア型とな
っており、駆動部２ｂのトランジスタＱ２１（Ｑ２２）
がオフとなったときの負荷容量の電荷は抵抗Ｒ２７（Ｒ
２８）を介して放電されるため、高速化をはからうとし
て抵抗Ｒ２７（Ｒ２８）の値を小さくすると消費電力が
増大し、低消費電力化をはかろうとして抵抗Ｒ２７（Ｒ
２８）の値を大きくすると高速化が阻害されるという欠
点があった。
【０００５】本発明の目的は、高速化及び低消費電力を
同時に達成することができる論理回路を提供することに
ある。
同時に達成することができる論理回路を提供することに
ある。
【０００６】
【課題を解決するための手段】請求項１に関わる本発明
の論理回路は、入力信号に対して所定の論理処理を行い
互いに相補のレベル関係をもつ第１及び第２の論理出力
信号を出力する論理処理部と、前記第１及び第２の論理
出力信号を各ベースに受け各コレクタを第１の電源供給
端子と接続し各エミッタを第１及び第２の出力端子に接
続する第１及び第２のトランジスタ、各一端をこれらの
第１及び第２のトランジスタの各エミッタと接続する第
１及び第２の抵抗、各コレクタをこれらの第１及び第２
の抵抗の各他端と接続し各エミッタを第２の電源供給端
子と接続する第３及び第４のトランジスタ、各一端をこ
れらの第３及び第４のトランジスタの各コレクタと接続
する第３及び第４の抵抗、各一方の電極に前記第２及び
第１の論理出力信号を受け各他方の電極を前記第３及び
第４の抵抗の各他端と接続する第１及び第２のコンデン
サ、各ベースをこれらの第１及び第２のコンデンサの各
他方の電極と接続し各コレクタを前記第３及び第４のト
ランジスタの各コレクタと接続し各エミッタを前記第３
及び第４のトランジスタの各ベースと接続する第５及び
第６のトランジスタ、並びに各一端をこれらの第５及び
第６のトランジスタの各エミッタと接続し各他端を前記
第２の電源供給端子と接続する第５及び第６の抵抗を含
む駆動部とを有している。
の論理回路は、入力信号に対して所定の論理処理を行い
互いに相補のレベル関係をもつ第１及び第２の論理出力
信号を出力する論理処理部と、前記第１及び第２の論理
出力信号を各ベースに受け各コレクタを第１の電源供給
端子と接続し各エミッタを第１及び第２の出力端子に接
続する第１及び第２のトランジスタ、各一端をこれらの
第１及び第２のトランジスタの各エミッタと接続する第
１及び第２の抵抗、各コレクタをこれらの第１及び第２
の抵抗の各他端と接続し各エミッタを第２の電源供給端
子と接続する第３及び第４のトランジスタ、各一端をこ
れらの第３及び第４のトランジスタの各コレクタと接続
する第３及び第４の抵抗、各一方の電極に前記第２及び
第１の論理出力信号を受け各他方の電極を前記第３及び
第４の抵抗の各他端と接続する第１及び第２のコンデン
サ、各ベースをこれらの第１及び第２のコンデンサの各
他方の電極と接続し各コレクタを前記第３及び第４のト
ランジスタの各コレクタと接続し各エミッタを前記第３
及び第４のトランジスタの各ベースと接続する第５及び
第６のトランジスタ、並びに各一端をこれらの第５及び
第６のトランジスタの各エミッタと接続し各他端を前記
第２の電源供給端子と接続する第５及び第６の抵抗を含
む駆動部とを有している。
【０００７】また、請求項２に関わる本発明の論理回路
は、入力信号に対して所定の論理処理を行い互いに相補
のレベル関係をもつ第１及び第２の論理出力信号を出力
する論理処理部と、前記第１及び第２の論理出力信号の
一方の論理出力信号をベースに受けコレクタを第１の電
源供給端子と接続しエミッタを前記第１及び第２の論理
出力信号に対応して設けられた第１及び第２の出力端子
のうち前記一方の論理出力信号に対応する前記出力端子
と接続する第１のトランジスタ、一端をこの第１のトラ
ンジスタのエミッタと接続する第１の抵抗、コレクタを
この第１の抵抗の他端と接続しエミッタを第２の電源供
給端子と接続する第２のトランジスタ、一端をこの第２
のトランジスタのコレクタと接続する第２の抵抗、一方
の電極に前記第１及び第２の論理出力信号のうちの他方
の論理出力信号を受け他方の電極を前記第２の抵抗の他
端と接続するコンデンサ、ベースをこのコンデンサの他
方の電極と接続しコレクタを前記第２のトランジスタの
コレクタと接続しエミッタを前記第２のトランジスタの
ベースと接続する第３のトランジスタ、並びに一端をこ
の第３のトランジスタのエミッタと接続し他端を前記第
２の電源供給端子と接続する第３の抵抗を含む駆動部と
を有している。さらに、請求項３に関わる本発明の論理
回路は、入力信号に対して所定の論理処理を行い互いに
相補のレベル関係をもつ第１及び第２の論理出力信号を
出力する論理処理部と、前記第１及び第２の論理出力信
号を各ベースに受け各コレクタを第１の電源供給端子と
接続し各エミッタを第１及び第２の出力端子に接続する
第１及び第２のトランジスタ、各一端をこれらの第１及
び第２のトランジスタの各エミッタと接続する第１及び
第２の抵抗、各コレクタをこれらの第１及び第２の抵抗
の各他端と接続し各エミッタを第２の電源供給端子と接
続する第３及び第４のトランジスタ、各一端をこれらの
第３及び第４のトランジスタの各コレクタと接続する第
３及び第４の抵抗、各一方の電極を前記第２及び第１の
出力端子に接続し各他方の電極を前記第３及び第４の抵
抗の各他端と接続する第１及び第２のコンデンサ、各ベ
ースをこれらの第１及び第２のコンデンサの各他方の電
極と接続し各コレクタを前記第３及び第４のトランジス
タの各コレクタと接続し各エミッタを前記第３及び第４
のトランジスタの各ベースと接続する第５及び第６の ト
ランジスタ、並びに各一端をこれらの第５及び第６のト
ランジスタの各エミッタと接続し各他端を前記第２の電
源供給端子と接続する第５及び第６の抵抗を含む駆動部
とを有している。
は、入力信号に対して所定の論理処理を行い互いに相補
のレベル関係をもつ第１及び第２の論理出力信号を出力
する論理処理部と、前記第１及び第２の論理出力信号の
一方の論理出力信号をベースに受けコレクタを第１の電
源供給端子と接続しエミッタを前記第１及び第２の論理
出力信号に対応して設けられた第１及び第２の出力端子
のうち前記一方の論理出力信号に対応する前記出力端子
と接続する第１のトランジスタ、一端をこの第１のトラ
ンジスタのエミッタと接続する第１の抵抗、コレクタを
この第１の抵抗の他端と接続しエミッタを第２の電源供
給端子と接続する第２のトランジスタ、一端をこの第２
のトランジスタのコレクタと接続する第２の抵抗、一方
の電極に前記第１及び第２の論理出力信号のうちの他方
の論理出力信号を受け他方の電極を前記第２の抵抗の他
端と接続するコンデンサ、ベースをこのコンデンサの他
方の電極と接続しコレクタを前記第２のトランジスタの
コレクタと接続しエミッタを前記第２のトランジスタの
ベースと接続する第３のトランジスタ、並びに一端をこ
の第３のトランジスタのエミッタと接続し他端を前記第
２の電源供給端子と接続する第３の抵抗を含む駆動部と
を有している。さらに、請求項３に関わる本発明の論理
回路は、入力信号に対して所定の論理処理を行い互いに
相補のレベル関係をもつ第１及び第２の論理出力信号を
出力する論理処理部と、前記第１及び第２の論理出力信
号を各ベースに受け各コレクタを第１の電源供給端子と
接続し各エミッタを第１及び第２の出力端子に接続する
第１及び第２のトランジスタ、各一端をこれらの第１及
び第２のトランジスタの各エミッタと接続する第１及び
第２の抵抗、各コレクタをこれらの第１及び第２の抵抗
の各他端と接続し各エミッタを第２の電源供給端子と接
続する第３及び第４のトランジスタ、各一端をこれらの
第３及び第４のトランジスタの各コレクタと接続する第
３及び第４の抵抗、各一方の電極を前記第２及び第１の
出力端子に接続し各他方の電極を前記第３及び第４の抵
抗の各他端と接続する第１及び第２のコンデンサ、各ベ
ースをこれらの第１及び第２のコンデンサの各他方の電
極と接続し各コレクタを前記第３及び第４のトランジス
タの各コレクタと接続し各エミッタを前記第３及び第４
のトランジスタの各ベースと接続する第５及び第６の ト
ランジスタ、並びに各一端をこれらの第５及び第６のト
ランジスタの各エミッタと接続し各他端を前記第２の電
源供給端子と接続する第５及び第６の抵抗を含む駆動部
とを有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１０】論理処理部１は、図４に示された従来の論
理回路と同一であるのでその説明は省略する。
理回路と同一であるのでその説明は省略する。
【００１１】駆動部２は、第１及び第２の論理出力信号
ＬＯ１，ＬＯ２とそれぞれ対応して設けられ、この一方
（他方）の論理出力信号ＬＯ１（ＬＯ２）をベースに受
けコレクタを電源供給端子（Ｖｃｃ）と接続しエミッタ
を第１の出力端子ＴＯ１（ＴＯ２）と接続する第１のト
ランジスタＱ２１（Ｑ２２）と、一端をこの第１のトラ
ンジスタＱ２１（Ｑ２２）のエミッタと接続する第１の
抵抗Ｒ２１（Ｒ２４）と、コレクタをこの第１の抵抗Ｒ
２１（Ｒ２４）の他端と接続しエミッタを電源供給端子
（Ｖｂｂ）と接続する第２のトランジスタＱ２３（Ｑ２
５）と、一端をこの第２のトランジスタＱ２３（Ｑ２
５）のコレクタと接続する第２の抵抗Ｒ２２（Ｒ２５）
と、一方の電極に第２（第１）の論理出力信号ＬＯ２
（ＬＯ１）を受け他方の電極を第２の抵抗Ｒ２２（Ｒ２
５）の他端と接続するコンデンサＣ２１（Ｃ２２）と、
ベースをこのコンデンサＣ２１（Ｃ２２）の他方の電極
と接続しコレクタを第２のトランジスタＱ２３（Ｑ２
５）のコレクタと接続しエミッタを第２のトランジスタ
Ｑ２３（Ｑ２５）のベースと接続する第３のトランジス
タＱ２４（Ｑ２６）と、一端をこの第３のトランジスタ
Ｑ２４（Ｑ２６）のエミッタと接続し他端を電源供給端
子（Ｖｂｂ）と接続する第３の抵抗Ｒ２３（Ｒ２６）と
を含んだ構成となっている。
ＬＯ１，ＬＯ２とそれぞれ対応して設けられ、この一方
（他方）の論理出力信号ＬＯ１（ＬＯ２）をベースに受
けコレクタを電源供給端子（Ｖｃｃ）と接続しエミッタ
を第１の出力端子ＴＯ１（ＴＯ２）と接続する第１のト
ランジスタＱ２１（Ｑ２２）と、一端をこの第１のトラ
ンジスタＱ２１（Ｑ２２）のエミッタと接続する第１の
抵抗Ｒ２１（Ｒ２４）と、コレクタをこの第１の抵抗Ｒ
２１（Ｒ２４）の他端と接続しエミッタを電源供給端子
（Ｖｂｂ）と接続する第２のトランジスタＱ２３（Ｑ２
５）と、一端をこの第２のトランジスタＱ２３（Ｑ２
５）のコレクタと接続する第２の抵抗Ｒ２２（Ｒ２５）
と、一方の電極に第２（第１）の論理出力信号ＬＯ２
（ＬＯ１）を受け他方の電極を第２の抵抗Ｒ２２（Ｒ２
５）の他端と接続するコンデンサＣ２１（Ｃ２２）と、
ベースをこのコンデンサＣ２１（Ｃ２２）の他方の電極
と接続しコレクタを第２のトランジスタＱ２３（Ｑ２
５）のコレクタと接続しエミッタを第２のトランジスタ
Ｑ２３（Ｑ２５）のベースと接続する第３のトランジス
タＱ２４（Ｑ２６）と、一端をこの第３のトランジスタ
Ｑ２４（Ｑ２６）のエミッタと接続し他端を電源供給端
子（Ｖｂｂ）と接続する第３の抵抗Ｒ２３（Ｒ２６）と
を含んだ構成となっている。
【００１２】次に、この実施例の動作について説明す
る。図２はこの実施例の動作を説明するための各部信号
の波形図である。
る。図２はこの実施例の動作を説明するための各部信号
の波形図である。
【００１３】まず、論理出力信号ＬＯ１が高レベル、論
理出力信号ＬＯ２が低レベルの定常状態では、トランジ
スタＱ２１はオン、トランジスタＱ２２はオフであり、
またコンデンサＣ２１，Ｃ２２は接続されていないのと
同様の状態であるので、出力端子ＴＯ１の信号（出力信
号ＯＵＴ１）は高レベル、出力端子ＴＯ２の信号（出力
信号ＯＵＴ２）は低レベルとなっている。従って、トラ
ンジスタＱ２４には抵抗Ｒ２１，Ｒ２２を介してベース
電流が流れ、トランジスタＱ２３にはトランジスタＱ２
４のエミッタ電流がベース電流として流れ、トランジス
タＱ２３は所定のオン抵抗をもってオン状態となってお
り、一方トランジスタＱ２５，Ｑ２６はほぼオフ状態と
なっている。この定常状態でオンとなっているトランジ
スタＱ２３（論理出力信号ＬＯ１，ＬＯ２のレベルが逆
のときはＱ２５）を流れる電流がこの論理回路の消費電
力に最も大きな影響を及ぼすので、安定な動作が得られ
る範囲内でこの電流を極力小さくするように抵抗Ｒ２１
〜Ｒ２６の値を決定する。
理出力信号ＬＯ２が低レベルの定常状態では、トランジ
スタＱ２１はオン、トランジスタＱ２２はオフであり、
またコンデンサＣ２１，Ｃ２２は接続されていないのと
同様の状態であるので、出力端子ＴＯ１の信号（出力信
号ＯＵＴ１）は高レベル、出力端子ＴＯ２の信号（出力
信号ＯＵＴ２）は低レベルとなっている。従って、トラ
ンジスタＱ２４には抵抗Ｒ２１，Ｒ２２を介してベース
電流が流れ、トランジスタＱ２３にはトランジスタＱ２
４のエミッタ電流がベース電流として流れ、トランジス
タＱ２３は所定のオン抵抗をもってオン状態となってお
り、一方トランジスタＱ２５，Ｑ２６はほぼオフ状態と
なっている。この定常状態でオンとなっているトランジ
スタＱ２３（論理出力信号ＬＯ１，ＬＯ２のレベルが逆
のときはＱ２５）を流れる電流がこの論理回路の消費電
力に最も大きな影響を及ぼすので、安定な動作が得られ
る範囲内でこの電流を極力小さくするように抵抗Ｒ２１
〜Ｒ２６の値を決定する。
【００１４】次に、論理出力信号ＬＯ１（ＬＯ２）が高
レベル（低レベル）から低レベル（高レベル）へと変化
すると、トランジスタＱ２１はオフ、Ｑ２２はオンとな
る。またトランジスタＱ２４のベースにはコンデンサＣ
２１を介して論理出力信号ＬＯ２の高レベルへの変化が
直ちに伝達されるので、トランジスタＱ２４，Ｑ２３は
オンとなり、トランジスタＱ２６のベースにはコンデン
サＣ２２を介して論理出力信号ＬＯ１の低レベルへの変
化が直ちに伝達されるので、トランジスタＱ２６，Ｑ２
５はオフとなる。このとき、トランジスタＱ２４のベー
ス電位は論理出力信号ＬＯ２の高レベルとほぼ等しい電
位となるので、前述の定常状態のときの抵抗Ｒ２１，Ｒ
２２を介して出力信号ＯＵＴ１の高レベルが供給される
場合に比べ、トランジスタＱ２４と共にダーリントン回
路を形成するトランジスタＱ２３はより深いオン状態と
なり、そのオン抵抗は極めて小さくなる。従って出力端
子ＴＯ１に接続された負荷容量の電荷は、抵抗Ｒ２１，
トランジスタＱ２３を介して急速に放電されてそのレベ
ル（ＯＵＴ１）は急速に低レベルとなる。
レベル（低レベル）から低レベル（高レベル）へと変化
すると、トランジスタＱ２１はオフ、Ｑ２２はオンとな
る。またトランジスタＱ２４のベースにはコンデンサＣ
２１を介して論理出力信号ＬＯ２の高レベルへの変化が
直ちに伝達されるので、トランジスタＱ２４，Ｑ２３は
オンとなり、トランジスタＱ２６のベースにはコンデン
サＣ２２を介して論理出力信号ＬＯ１の低レベルへの変
化が直ちに伝達されるので、トランジスタＱ２６，Ｑ２
５はオフとなる。このとき、トランジスタＱ２４のベー
ス電位は論理出力信号ＬＯ２の高レベルとほぼ等しい電
位となるので、前述の定常状態のときの抵抗Ｒ２１，Ｒ
２２を介して出力信号ＯＵＴ１の高レベルが供給される
場合に比べ、トランジスタＱ２４と共にダーリントン回
路を形成するトランジスタＱ２３はより深いオン状態と
なり、そのオン抵抗は極めて小さくなる。従って出力端
子ＴＯ１に接続された負荷容量の電荷は、抵抗Ｒ２１，
トランジスタＱ２３を介して急速に放電されてそのレベ
ル（ＯＵＴ１）は急速に低レベルとなる。
【００１５】また、トランジスタＱ２２がオンとなり、
出力端子ＴＯ２に接続された負荷容量を充電するとき、
トランジスタＱ２５，Ｑ２６はオフとなっているので、
抵抗Ｒ２４を含む回路へのバイパス電流（Ｉ２）はゼロ
となり、トランジスタＱ２２のエミッタ電流は全て負荷
容量の充電に使われ、負荷容量は急速に充電されてその
レベル（ＯＵＴ２）は急速に高レベルとなる。また、バ
イパス電流がない分だけ消費電力が少なくなる。
出力端子ＴＯ２に接続された負荷容量を充電するとき、
トランジスタＱ２５，Ｑ２６はオフとなっているので、
抵抗Ｒ２４を含む回路へのバイパス電流（Ｉ２）はゼロ
となり、トランジスタＱ２２のエミッタ電流は全て負荷
容量の充電に使われ、負荷容量は急速に充電されてその
レベル（ＯＵＴ２）は急速に高レベルとなる。また、バ
イパス電流がない分だけ消費電力が少なくなる。
【００１６】論理出力信号ＬＯ１（ＬＯ２）が低レベル
（高レベル）に静定すると、コンデンサＣ２１，Ｃ２２
が接続されていないのと同じ状態となるので、トランジ
スタＱ２４のベースには抵抗Ｒ２１，Ｒ２２を介して出
力端子ＴＯ１（出力信号ＯＵＴ１）の低レベルが供給さ
れトランジスタＱ２４，Ｑ２３はほぼオフとなり、トラ
ンジスタＱ２６のベースには抵抗Ｒ２４，Ｒ２５を介し
て出力端子ＴＯ２（出力信号ＯＵＴ２）の高レベルが供
給されトランジスタＱ２５は所定のオン抵抗（比較的高
抵抗）をもってオン状態となる。
（高レベル）に静定すると、コンデンサＣ２１，Ｃ２２
が接続されていないのと同じ状態となるので、トランジ
スタＱ２４のベースには抵抗Ｒ２１，Ｒ２２を介して出
力端子ＴＯ１（出力信号ＯＵＴ１）の低レベルが供給さ
れトランジスタＱ２４，Ｑ２３はほぼオフとなり、トラ
ンジスタＱ２６のベースには抵抗Ｒ２４，Ｒ２５を介し
て出力端子ＴＯ２（出力信号ＯＵＴ２）の高レベルが供
給されトランジスタＱ２５は所定のオン抵抗（比較的高
抵抗）をもってオン状態となる。
【００１７】このように、定常状態においては、電源供
給端子（Ｖｃｃ）と接続するオン状態のトランジスタ
（例えばＱ２１）のエミッタと電源供給端子（Ｖｂｂ）
との間のトランジスタ（Ｑ２３）が高抵抗でオン状態と
なっており、また、論理出力信号ＬＯ１，ＬＯ２のレベ
ル変化時にも、電源供給端子（Ｖｃｃ）と接続するトラ
ンジスタ（例えばＱ２２）がオンとなり負荷容量を充電
するとき、このトランジスタ（Ｑ２２）のエミッタと電
源供給端子（Ｖｂｂ）と間のトランジスタＱ２５，Ｑ２
６を含む回路がオフとなりこの回路へのトランジスタ
（Ｑ２２）のエミッタからのバイパス電流がゼロとなる
ので、低消費電力化することができる。
給端子（Ｖｃｃ）と接続するオン状態のトランジスタ
（例えばＱ２１）のエミッタと電源供給端子（Ｖｂｂ）
との間のトランジスタ（Ｑ２３）が高抵抗でオン状態と
なっており、また、論理出力信号ＬＯ１，ＬＯ２のレベ
ル変化時にも、電源供給端子（Ｖｃｃ）と接続するトラ
ンジスタ（例えばＱ２２）がオンとなり負荷容量を充電
するとき、このトランジスタ（Ｑ２２）のエミッタと電
源供給端子（Ｖｂｂ）と間のトランジスタＱ２５，Ｑ２
６を含む回路がオフとなりこの回路へのトランジスタ
（Ｑ２２）のエミッタからのバイパス電流がゼロとなる
ので、低消費電力化することができる。
【００１８】また、出力信号ＯＵＴ１（ＯＵＴ２）が高
レベルから低レベルへと変化するときは、トランジスタ
Ｑ２３（Ｑ２５）が低抵抗でオン状態となるので負荷容
量の充電速度が速くなり、低レベルへの変化が高速化さ
れ、低レベルから高レベルへと変化するときは、トラン
ジスタＱ２３，Ｑ２４（Ｑ２５，Ｑ２６）がオフとなる
のでトランジスタＱ２１（Ｑ２２）のエミッタ電流が全
て負荷容量の充電に使われるので、高レベルへの変化が
高速化される。すなわち、高レベルから低レベル、低レ
ベルから高レベルへの両方の遷移動作が高速化される。
レベルから低レベルへと変化するときは、トランジスタ
Ｑ２３（Ｑ２５）が低抵抗でオン状態となるので負荷容
量の充電速度が速くなり、低レベルへの変化が高速化さ
れ、低レベルから高レベルへと変化するときは、トラン
ジスタＱ２３，Ｑ２４（Ｑ２５，Ｑ２６）がオフとなる
のでトランジスタＱ２１（Ｑ２２）のエミッタ電流が全
て負荷容量の充電に使われるので、高レベルへの変化が
高速化される。すなわち、高レベルから低レベル、低レ
ベルから高レベルへの両方の遷移動作が高速化される。
【００１９】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２０】この実施例は、第１の実施例におけるコン
デンサＣ２１，Ｃ２２の一方の電極の接続点をそれぞれ
トランジスタＱ２２のベースからエミッタへ、トランジ
スタＱ２１のベースからエミッタへと変えたものであ
る。
デンサＣ２１，Ｃ２２の一方の電極の接続点をそれぞれ
トランジスタＱ２２のベースからエミッタへ、トランジ
スタＱ２１のベースからエミッタへと変えたものであ
る。
【００２１】この実施例においては、接続点の違いによ
る若干のレベル差はあるものの、基本的な動作及び効果
は第１の実施例と同一であるのでこれ以上の説明は省略
する。
る若干のレベル差はあるものの、基本的な動作及び効果
は第１の実施例と同一であるのでこれ以上の説明は省略
する。
【００２２】
【発明の効果】以上説明したように本発明は、第１及び
第２の論理出力信号の少なくとも一方に、ベースに対応
する論理出力信号を受けコレクタを第１の電源供給端と
接続しエミッタを対応する出力端子と接続する第１のト
ランジスタのエミッタに第１の抵抗の一端を接続し、こ
の第１の抵抗の他端にエミッタ端を第２の電源供給端子
と接続するダーリントン回路のコレクタ端を接続し、こ
のダーリントン回路のベース端には一端に第１及び第２
の論理出力信号の他方を受けるコンデンサの他端を接続
し、またダーリントン回路のベース端，コレクタ端間に
は第２の抵抗を接続する構成とすることにより、第１の
トランジスタがオンの定常状態のときダーリントン回路
のコレクタ端・エミッタ端間のオン抵抗を高抵抗にする
ことができ、かつ出力信号が低レベルから高レベルへと
変化するときダーリントン回路のコレクタ端・エミッタ
端間はオフとなるので、消費電力を低減することがで
き、またこのダーリントン回路のコレクタ端・エミッタ
端間がオフとなることにより出力信号の低レベルから高
レベルへの遷移動作を高速化し、出力信号が高レベルか
ら低レベルへと変化するときはダーリントン回路のコレ
クタ端・エミッタ端間が低抵抗となるので、出力信号の
高レベルから低レベルへの遷移動作を高速化できる効果
がある。
第２の論理出力信号の少なくとも一方に、ベースに対応
する論理出力信号を受けコレクタを第１の電源供給端と
接続しエミッタを対応する出力端子と接続する第１のト
ランジスタのエミッタに第１の抵抗の一端を接続し、こ
の第１の抵抗の他端にエミッタ端を第２の電源供給端子
と接続するダーリントン回路のコレクタ端を接続し、こ
のダーリントン回路のベース端には一端に第１及び第２
の論理出力信号の他方を受けるコンデンサの他端を接続
し、またダーリントン回路のベース端，コレクタ端間に
は第２の抵抗を接続する構成とすることにより、第１の
トランジスタがオンの定常状態のときダーリントン回路
のコレクタ端・エミッタ端間のオン抵抗を高抵抗にする
ことができ、かつ出力信号が低レベルから高レベルへと
変化するときダーリントン回路のコレクタ端・エミッタ
端間はオフとなるので、消費電力を低減することがで
き、またこのダーリントン回路のコレクタ端・エミッタ
端間がオフとなることにより出力信号の低レベルから高
レベルへの遷移動作を高速化し、出力信号が高レベルか
ら低レベルへと変化するときはダーリントン回路のコレ
クタ端・エミッタ端間が低抵抗となるので、出力信号の
高レベルから低レベルへの遷移動作を高速化できる効果
がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の論理回路の一例を示す回路図である。
１ 論理処理部 ２，２ａ，２ｂ 駆動部 Ｃ２１，Ｃ２２ コンデンサ Ｑ１１〜Ｑ１３，Ｑ２１〜Ｑ２６ トランジスタ Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２８ 抵抗
Claims (3)
- 【請求項１】 入力信号に対して所定の論理処理を行い
互いに相補のレベル関係をもつ第１及び第２の論理出力
信号を出力する論理処理部と、前記第１及び第２の論理
出力信号を各ベースに受け各コレクタを第１の電源供給
端子と接続し各エミッタを第１及び第２の出力端子に接
続する第１及び第２のトランジスタ、各一端をこれらの
第１及び第２のトランジスタの各エミッタと接続する第
１及び第２の抵抗、各コレクタをこれらの第１及び第２
の抵抗の各他端と接続し各エミッタを第２の電源供給端
子と接続する第３及び第４のトランジスタ、各一端をこ
れらの第３及び第４のトランジスタの各コレクタと接続
する第３及び第４の抵抗、各一方の電極に前記第２及び
第１の論理出力信号を受け各他方の電極を前記第３及び
第４の抵抗の各他端と接続する第１及び第２のコンデン
サ、各ベースをこれらの第１及び第２のコンデンサの各
他方の電極と接続し各コレクタを前記第３及び第４のト
ランジスタの各コレクタと接続し各エミッタを前記第３
及び第４のトランジスタの各ベースと接続する第５及び
第６のトランジスタ、並びに各一端をこれらの第５及び
第６のトランジスタの各エミッタと接続し各他端を前記
第２の電源供給端子と接続する第５及び第６の抵抗を含
む駆動部とを有することを特徴とする論理回路。 - 【請求項２】 入力信号に対して所定の論理処理を行い
互いに相補のレベル関係をもつ第１及び第２の論理出力
信号を出力する論理処理部と、前記第１及び第２の論理
出力信号の一方の論理出力信号をベースに受けコレクタ
を第１の電源供給端子と接続しエミッタを前記第１及び
第２の論理出力信号に対応して設けられた第１及び第２
の出力端子のうち前記一方の論理出力信号に対応する前
記出力端子と接続する第１のトランジスタ、一端をこの
第１のトランジスタのエミッタと接続する第１の抵抗、
コレクタをこの第１の抵抗の他端と接続しエミッタを第
２の電源供給端子と接続する第２のトランジスタ、一端
をこの第２のトランジスタのコレクタと接続する第２の
抵抗、一方の電極に前記第１及び第２の論理出力信号の
うちの他方の論理出力信号を受け他方の電極を前記第２
の抵抗の他端と接続するコンデンサ、ベースをこのコン
デンサの他方の電極と接続しコレクタを前記第２のトラ
ンジスタのコレクタと接続しエミッタを前記第２のトラ
ンジスタの ベースと接続する第３のトランジスタ、並び
に一端をこの第３のトランジスタのエミッタと接続し他
端を前記第２の電源供給端子と接続する第３の抵抗を含
む駆動部とを有することを特徴とする論理回路。 - 【請求項３】 入力信号に対して所定の論理処理を行い
互いに相補のレベル関係をもつ第１及び第２の論理出力
信号を出力する論理処理部と、前記第１及び第２の論理
出力信号を各ベースに受け各コレクタを第１の電源供給
端子と接続し各エミッタを第１及び第２の出力端子に接
続する第１及び第２のトランジスタ、各一端をこれらの
第１及び第２のトランジスタの各エミッタと接続する第
１及び第２の抵抗、各コレクタをこれらの第１及び第２
の抵抗の各他端と接続し各エミッタを第２の電源供給端
子と接続する第３及び第４のトランジスタ、各一端をこ
れらの第３及び第４のトランジスタの各コレクタと接続
する第３及び第４の抵抗、各一方の電極を前記第２及び
第１の出力端子に接続し各他方の電極を前記第３及び第
４の抵抗の各他端と接続する第１及び第２のコンデン
サ、各ベースをこれらの第１及び第２のコンデンサの各
他方の電極と接続し各コレクタを前記第３及び第４のト
ランジスタの各コレクタと接続し各エミッタを前記第３
及び第４のトランジスタの各ベースと接続する第５及び
第６のトランジスタ、並びに各一端をこれらの第５及び
第６のトランジスタの各エミッタと接続し各他端を前記
第２の電源供給端子と接続する第５及び第６の抵抗を含
む駆動部とを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051210A JP2803439B2 (ja) | 1992-03-10 | 1992-03-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051210A JP2803439B2 (ja) | 1992-03-10 | 1992-03-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259886A JPH05259886A (ja) | 1993-10-08 |
| JP2803439B2 true JP2803439B2 (ja) | 1998-09-24 |
Family
ID=12880557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051210A Expired - Lifetime JP2803439B2 (ja) | 1992-03-10 | 1992-03-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803439B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101658950B1 (ko) * | 2015-10-22 | 2016-09-23 | (주)자람테크놀로지 | 고속 동작을 위한 전류 모드 로직 회로 |
-
1992
- 1992-03-10 JP JP4051210A patent/JP2803439B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259886A (ja) | 1993-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |