JP2786350B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2786350B2 JP2786350B2 JP23198691A JP23198691A JP2786350B2 JP 2786350 B2 JP2786350 B2 JP 2786350B2 JP 23198691 A JP23198691 A JP 23198691A JP 23198691 A JP23198691 A JP 23198691A JP 2786350 B2 JP2786350 B2 JP 2786350B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＡＭ（Content Addr
essable Memory：内容アクセス・メモリ）に関するもの
である。
essable Memory：内容アクセス・メモリ）に関するもの
である。
【０００２】
【従来の技術】従来より検索データと記憶データの一致
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、完全並列型ＣＡＭ（内容アクセス・メモリ：
Content Addressable Memory（連想メモリともいう））
が良く知られている（菅野卓雄監修、飯塚哲哉編「ＣＭ
ＯＳ超ＬＳＩの設計」培風館、Ｐ１７６〜Ｐ１７７参
照）。
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、完全並列型ＣＡＭ（内容アクセス・メモリ：
Content Addressable Memory（連想メモリともいう））
が良く知られている（菅野卓雄監修、飯塚哲哉編「ＣＭ
ＯＳ超ＬＳＩの設計」培風館、Ｐ１７６〜Ｐ１７７参
照）。
【０００３】しかし、従来のＣＡＭの１ビットあたりの
構成例は、ＳＲＡＭセルとイクスクルーシブＮＯＲ回路
から構成されており、セルサイズが大きく実用レベルの
容量をもったＣＡＭを構成することは不可能であった。
構成例は、ＳＲＡＭセルとイクスクルーシブＮＯＲ回路
から構成されており、セルサイズが大きく実用レベルの
容量をもったＣＡＭを構成することは不可能であった。
【０００４】また、近年数多く商品化されている個人デ
ータベースとしてＩＣカード等では、上記のようなＣＡ
Ｍの構成ではなく、あらかじめデータが記憶されたＲＯ
Ｍ（リードオンリーメモリ）のデータを１つ１つ順次検
索して所望のデータを探し出す構造になっている。この
ため、国語辞典や英和辞典のようにデータが多くなれば
なるほど、検索に多くの時間を要し、高速でかつフレキ
シブルな検索機能を有するものはまだ存在していない。
ータベースとしてＩＣカード等では、上記のようなＣＡ
Ｍの構成ではなく、あらかじめデータが記憶されたＲＯ
Ｍ（リードオンリーメモリ）のデータを１つ１つ順次検
索して所望のデータを探し出す構造になっている。この
ため、国語辞典や英和辞典のようにデータが多くなれば
なるほど、検索に多くの時間を要し、高速でかつフレキ
シブルな検索機能を有するものはまだ存在していない。
【０００５】ただし、大容量連想メモリの可能性を示唆
するものとして、米国特許第３，７０１，９８０（U.S.
Patent3,701,980,Oct.1972) あるいは特開平１−１９４
１９６号公報に記載の発明等があげられる。まず、前者
の米国特許はＤＲＡＭベースのもので通常の２ビットメ
モリを１組としたＣＡＭセルの構造をもち、後者のもの
はＥＰＲＯＭ不揮発性メモリをベースとするものであ
り、やはり通常のＥＰＲＯＭメモリ２ビットを１組とし
たＣＡＭを構成している。従って、いずれものもＳＲＡ
ＭベースのＣＡＭよりも高集積化が可能である。しか
し、ＤＲＡＭベースのものはまだ面積的に問題がある。
また、ＥＰＲＯＭベースのものはフレキシブルな書き込
み、読み出しができない。
するものとして、米国特許第３，７０１，９８０（U.S.
Patent3,701,980,Oct.1972) あるいは特開平１−１９４
１９６号公報に記載の発明等があげられる。まず、前者
の米国特許はＤＲＡＭベースのもので通常の２ビットメ
モリを１組としたＣＡＭセルの構造をもち、後者のもの
はＥＰＲＯＭ不揮発性メモリをベースとするものであ
り、やはり通常のＥＰＲＯＭメモリ２ビットを１組とし
たＣＡＭを構成している。従って、いずれものもＳＲＡ
ＭベースのＣＡＭよりも高集積化が可能である。しか
し、ＤＲＡＭベースのものはまだ面積的に問題がある。
また、ＥＰＲＯＭベースのものはフレキシブルな書き込
み、読み出しができない。
【０００６】
【発明が解決しようとする課題】上述のごとく、高集積
でかつフレキシブルなＣＡＭを実現する効果的な手段は
まだ見いだされていない。
でかつフレキシブルなＣＡＭを実現する効果的な手段は
まだ見いだされていない。
【０００７】そこで本発明は、フレキシブルで高集積な
ＣＡＭを可能とする半導体集積回路を提供することを目
的とする。
ＣＡＭを可能とする半導体集積回路を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、第１のデータ線から一致検
索線への電気的接続を定義する第１の記憶セルと、第２
のデータ線から前記一致検索線への電気的非接続を定義
する第２の記憶セルと、これら第１および第２の記憶セ
ルの接続定義状態に応じて前記第１のデータ線および前
記第２のデータ線を各々前記一致検索線に接続および非
接続にするセレクトトランジスタとを有し、このセレク
トトランジスタのしきい値電圧が製造工程で作り込まれ
た所定の値をもち、前記一致検索線には電流駆動型のセ
ンスアンプが接続され、一致検索時に前記セレクトトラ
ンジスタのゲート電圧Ｖｗが以下の条件を満足するよう
構成されていることを特徴とする半導体集積回路を提供
するものである。
に、本発明の第１の態様は、第１のデータ線から一致検
索線への電気的接続を定義する第１の記憶セルと、第２
のデータ線から前記一致検索線への電気的非接続を定義
する第２の記憶セルと、これら第１および第２の記憶セ
ルの接続定義状態に応じて前記第１のデータ線および前
記第２のデータ線を各々前記一致検索線に接続および非
接続にするセレクトトランジスタとを有し、このセレク
トトランジスタのしきい値電圧が製造工程で作り込まれ
た所定の値をもち、前記一致検索線には電流駆動型のセ
ンスアンプが接続され、一致検索時に前記セレクトトラ
ンジスタのゲート電圧Ｖｗが以下の条件を満足するよう
構成されていることを特徴とする半導体集積回路を提供
するものである。
【０００９】 Ｖｔ≦Ｖｗ≦Ｖｓ＋Ｖｔ′ ただし、 Ｖｔ：前記セレクトトランジスタのしきい値電圧（ソー
ス０Ｖバイアス時） Ｖｓ：一致、不一致検索時の前記一致検出線の電位 Ｖｔ′：一致、不一致検出時にソースバイアスされた前
記セレクトトランジスタのしきい値電圧
ス０Ｖバイアス時） Ｖｓ：一致、不一致検索時の前記一致検出線の電位 Ｖｔ′：一致、不一致検出時にソースバイアスされた前
記セレクトトランジスタのしきい値電圧
【００１０】本発明の第２の態様は、第１のデータ線か
ら一致検索線への電気的接続を定義する第１の記憶セル
と、第２のデータ線から前記一致検索線への電気的非接
続を定義する第２の記憶セルと、これら第１および第２
の記憶セルの接続定義状態に応じて前記第１のデータ線
および前記第２のデータ線を各々前記一致検索線に接続
および非接続にするセレクトトランジスタと、このセレ
クトトランジスタのゲート電極に接続されたセレクトワ
ード線と前記一致検索線を電気的に接続する接続手段
と、前記セレクトワード線をフローティングにするフロ
ーティング手段とを有し、前記セレクトトランジスタの
しきい値電圧が製造工程で作り込まれた所定の値をもつ
ことを特徴とする半導体集積回路を提供するものであ
る。
ら一致検索線への電気的接続を定義する第１の記憶セル
と、第２のデータ線から前記一致検索線への電気的非接
続を定義する第２の記憶セルと、これら第１および第２
の記憶セルの接続定義状態に応じて前記第１のデータ線
および前記第２のデータ線を各々前記一致検索線に接続
および非接続にするセレクトトランジスタと、このセレ
クトトランジスタのゲート電極に接続されたセレクトワ
ード線と前記一致検索線を電気的に接続する接続手段
と、前記セレクトワード線をフローティングにするフロ
ーティング手段とを有し、前記セレクトトランジスタの
しきい値電圧が製造工程で作り込まれた所定の値をもつ
ことを特徴とする半導体集積回路を提供するものであ
る。
【００１１】また、一致検索時の前記セレクトトランジ
スタのゲート電圧Ｖｗが以下の条件を満足するよう構成
するのが好ましい。 Ｖｔ≦Ｖｗ≦Ｖｈ＋Ｖｔ′ ただし、 Ｖｔ：セレクトトランジスタのしきい値電圧（ソース０
Ｖバイアス時） Ｖｈ：一致、不一致検索時のデータ線のＨ（ハイ）電位 Ｖｔ′：一致、不一致検出時にソースバイアスされたセ
レクトトランジスタのしきい値電圧
スタのゲート電圧Ｖｗが以下の条件を満足するよう構成
するのが好ましい。 Ｖｔ≦Ｖｗ≦Ｖｈ＋Ｖｔ′ ただし、 Ｖｔ：セレクトトランジスタのしきい値電圧（ソース０
Ｖバイアス時） Ｖｈ：一致、不一致検索時のデータ線のＨ（ハイ）電位 Ｖｔ′：一致、不一致検出時にソースバイアスされたセ
レクトトランジスタのしきい値電圧
【００１２】上記各態様において、前記セレクトトラン
ジスタの作り込みしきい値電圧Ｖｔ（ソース０Ｖバイア
ス時）が周辺回路のそれよりも高く設定されているのが
好ましい。
ジスタの作り込みしきい値電圧Ｖｔ（ソース０Ｖバイア
ス時）が周辺回路のそれよりも高く設定されているのが
好ましい。
【００１３】
【発明の作用】本発明の第１の態様の半導体集積回路に
おいて、各メモリセルをセレクトするセレクトトランジ
スタのしきい値電圧が製造工程において所定の値に作り
込まれている。このため、このセレクトトランジスタの
ゲート電圧をその作り込みしきい値電圧によって限定さ
れる所定範囲内の電圧となるようにコントロールして一
致、不一致検出時の一致セルと不一致セルとの間の貫通
電流を抑制することが可能となる。
おいて、各メモリセルをセレクトするセレクトトランジ
スタのしきい値電圧が製造工程において所定の値に作り
込まれている。このため、このセレクトトランジスタの
ゲート電圧をその作り込みしきい値電圧によって限定さ
れる所定範囲内の電圧となるようにコントロールして一
致、不一致検出時の一致セルと不一致セルとの間の貫通
電流を抑制することが可能となる。
【００１４】本発明の第２の態様の半導体集積回路にお
いて、各メモリセルのセレクトトランジスタのゲート電
極に接続されるセレクトワード線と一致検索線とを接続
手段を介して電気的に接続するとともに前記セレクトワ
ード線をフローティングにすることにより一致、不一致
検出時の一致セルと不一致セルとの間の貫通電流を抑制
することを可能としている。ここで、前記セレクトトラ
ンジスタのしきい値電圧が製造工程で所定値に作り込ま
れているものでは、このセレクトトランジスタのゲート
電圧を上記所定範囲内の電圧となるようにコントロール
することにより上記貫通電流をさらによく抑制すること
ができる。
いて、各メモリセルのセレクトトランジスタのゲート電
極に接続されるセレクトワード線と一致検索線とを接続
手段を介して電気的に接続するとともに前記セレクトワ
ード線をフローティングにすることにより一致、不一致
検出時の一致セルと不一致セルとの間の貫通電流を抑制
することを可能としている。ここで、前記セレクトトラ
ンジスタのしきい値電圧が製造工程で所定値に作り込ま
れているものでは、このセレクトトランジスタのゲート
電圧を上記所定範囲内の電圧となるようにコントロール
することにより上記貫通電流をさらによく抑制すること
ができる。
【００１５】
【実施例】まず、本発明の説明に入る前に図３を用い
て、新たに考慮した２ビット１組のＣＡＭのFlash ＥＥ
ＰＲＯＭメモリ構造における不具合点に関して説明す
る。
て、新たに考慮した２ビット１組のＣＡＭのFlash ＥＥ
ＰＲＯＭメモリ構造における不具合点に関して説明す
る。
【００１６】同図ではメモリセル３１ａ，３１ｂを１組
としたメモリぺア３１と、メモリセル３２ａ，３２ｂを
１組としたメモリペア３２とを各々１つのＣＡＭセルと
している。この例で挙げているものは、スタックセル構
造と称されるもので、電荷を蓄積するフローティングゲ
ート３３の直上にコントロールゲート３４を積層したも
のであり、高集積化に適した構造となっている。
としたメモリぺア３１と、メモリセル３２ａ，３２ｂを
１組としたメモリペア３２とを各々１つのＣＡＭセルと
している。この例で挙げているものは、スタックセル構
造と称されるもので、電荷を蓄積するフローティングゲ
ート３３の直上にコントロールゲート３４を積層したも
のであり、高集積化に適した構造となっている。
【００１７】また、各メモリセルのフローティングゲー
ト３３の電荷蓄積状態によるしきい値電圧Ｖｔのばらつ
きを示したものが図４である。通常スタック構造のメモ
リセルの低しきい値電圧Ｖｔ（Ｌ）は、０．５〜３．５
Ｖ程度であり、３Ｖ程度のばらつきを持つ。このばらつ
きをさらに小さく抑えることは、構造上あるいは製造上
きわめて困難なことといわれている。しかし、ＣＡＭ構
造の場合はこのばらつきが致命的となる。これを論点の
１つとして以下の説明を続ける。
ト３３の電荷蓄積状態によるしきい値電圧Ｖｔのばらつ
きを示したものが図４である。通常スタック構造のメモ
リセルの低しきい値電圧Ｖｔ（Ｌ）は、０．５〜３．５
Ｖ程度であり、３Ｖ程度のばらつきを持つ。このばらつ
きをさらに小さく抑えることは、構造上あるいは製造上
きわめて困難なことといわれている。しかし、ＣＡＭ構
造の場合はこのばらつきが致命的となる。これを論点の
１つとして以下の説明を続ける。
【００１８】メモリセル３１ａのフローティングゲート
３３には電子が注入され、高しきい値電圧Ｖｔ（Ｈ）
（これをデータ“０”Ｌ（ロウ）と定義する）が、メモ
リセル３１ｂはその反転の低しきい値電圧Ｖｔ（Ｌ）
（これをデータ“１”Ｈ（ハイ）と定義する）が、メモ
リセル３２ａは低しきい値電圧Ｖｔ（Ｌ）が、メモリセ
ル３２ｂは高しきい値電圧Ｖｔ（Ｈ）が定義されてい
る。即ち、メモリペア３１により構成されるＣＡＭセル
には“０”Ｌ（ロウ）データが、メモリペア３２のＣＡ
Ｍには“１”Ｈ（ハイ）データが定義されているとす
る。この状態で各々のＣＡＭセルに一致検索データ３９
のデータの“０”Ｌ（ロウ）、“０”Ｌ（ロウ）が一致
検出される場合について考慮する。
３３には電子が注入され、高しきい値電圧Ｖｔ（Ｈ）
（これをデータ“０”Ｌ（ロウ）と定義する）が、メモ
リセル３１ｂはその反転の低しきい値電圧Ｖｔ（Ｌ）
（これをデータ“１”Ｈ（ハイ）と定義する）が、メモ
リセル３２ａは低しきい値電圧Ｖｔ（Ｌ）が、メモリセ
ル３２ｂは高しきい値電圧Ｖｔ（Ｈ）が定義されてい
る。即ち、メモリペア３１により構成されるＣＡＭセル
には“０”Ｌ（ロウ）データが、メモリペア３２のＣＡ
Ｍには“１”Ｈ（ハイ）データが定義されているとす
る。この状態で各々のＣＡＭセルに一致検索データ３９
のデータの“０”Ｌ（ロウ）、“０”Ｌ（ロウ）が一致
検出される場合について考慮する。
【００１９】まず、接地トランジスタ３８をオフとし、
一致検索センスアンプ３７をアクティブとする。この一
致検索アンプ３７は電流駆動型のアンプであり、自らド
ライブ能力を有する。そのため一致検索線３６は、１．
５〜２．０Ｖ程度の電位に設定される。この設定電位
は、フローティングゲート３３の蓄積電荷に影響を与え
ないように小さい値であることが望ましく、一般的には
２Ｖ以下が必須と考えられている。
一致検索センスアンプ３７をアクティブとする。この一
致検索アンプ３７は電流駆動型のアンプであり、自らド
ライブ能力を有する。そのため一致検索線３６は、１．
５〜２．０Ｖ程度の電位に設定される。この設定電位
は、フローティングゲート３３の蓄積電荷に影響を与え
ないように小さい値であることが望ましく、一般的には
２Ｖ以下が必須と考えられている。
【００２０】ここで一般的なＣＡＭ動作としては、高電
位プリチャージされた一致検索線の電荷が、不一致ＣＡ
Ｍセルのデータ線の“０”Ｌ（ロウ）によってディスチ
ャージされ低電位へと変化する。この変化を起こした一
致検索線が不一致を、逆に電位変化がなく高電位を維持
するものが一致をあらわす。この例では、メモリペア３
２のＣＡＭセルのデータ“１”Ｈ（ハイ）と検索データ
“０”Ｌ（ロウ）が異なり、一致検索線３６はデータ線
２ａ（“０”Ｌ（ロウ））によりディスチャージが発生
し低電位となる。
位プリチャージされた一致検索線の電荷が、不一致ＣＡ
Ｍセルのデータ線の“０”Ｌ（ロウ）によってディスチ
ャージされ低電位へと変化する。この変化を起こした一
致検索線が不一致を、逆に電位変化がなく高電位を維持
するものが一致をあらわす。この例では、メモリペア３
２のＣＡＭセルのデータ“１”Ｈ（ハイ）と検索データ
“０”Ｌ（ロウ）が異なり、一致検索線３６はデータ線
２ａ（“０”Ｌ（ロウ））によりディスチャージが発生
し低電位となる。
【００２１】具体的な検索動作としては、データ線１ａ
に一致検索データの“０”Ｌ（ロウ）電位の０Ｖが印加
され、データ線１ｂにはこの逆の“１”Ｈ（ハイ）電位
の１．５〜２．０Ｖが印加される。同様にして、データ
線２ａに一致検索データの“０”Ｌ（ロウ）電位の０Ｖ
が印加され、データ線２ｂにはこの逆の“１”Ｈ（ハ
イ）電位の１．５〜２．０Ｖが印加される。この時も、
上記理由によりハイ状態の電位は１．５〜２．０Ｖ程度
に低く設定される。
に一致検索データの“０”Ｌ（ロウ）電位の０Ｖが印加
され、データ線１ｂにはこの逆の“１”Ｈ（ハイ）電位
の１．５〜２．０Ｖが印加される。同様にして、データ
線２ａに一致検索データの“０”Ｌ（ロウ）電位の０Ｖ
が印加され、データ線２ｂにはこの逆の“１”Ｈ（ハ
イ）電位の１．５〜２．０Ｖが印加される。この時も、
上記理由によりハイ状態の電位は１．５〜２．０Ｖ程度
に低く設定される。
【００２２】この状態で、セレクトワード線３５がアク
ティブとなると、しきい値電圧ＶｔがＶｔ（Ｈ）（＞
６．５Ｖ：図４参照）のメモリセル３１ａ，３２ｂはオ
フ状態を保つ。しかし、メモリセル３１ｂとメモリセル
３２ａの場合は異なる動作をする。
ティブとなると、しきい値電圧ＶｔがＶｔ（Ｈ）（＞
６．５Ｖ：図４参照）のメモリセル３１ａ，３２ｂはオ
フ状態を保つ。しかし、メモリセル３１ｂとメモリセル
３２ａの場合は異なる動作をする。
【００２３】まず、メモリセル３２ａに着目する。一致
検索線３６の電荷を引き抜いて不一致を検出させるため
には、このメモリセル３２ａがオンしなければならな
い。しかるに、このトランジスタのしきい値電圧Ｖｔ
は、０．５〜３．５Ｖの値をとる（図４参照）。また、
このときのソース電極側はデータ線２ａとなり、０Ｖが
印加されている。従って、セレクトワード線３５の電圧
Ｖｗは３．５Ｖ以上である必要があり、通常はそれより
１Ｖ程度高い４．５Ｖ程度が適当と思われる。
検索線３６の電荷を引き抜いて不一致を検出させるため
には、このメモリセル３２ａがオンしなければならな
い。しかるに、このトランジスタのしきい値電圧Ｖｔ
は、０．５〜３．５Ｖの値をとる（図４参照）。また、
このときのソース電極側はデータ線２ａとなり、０Ｖが
印加されている。従って、セレクトワード線３５の電圧
Ｖｗは３．５Ｖ以上である必要があり、通常はそれより
１Ｖ程度高い４．５Ｖ程度が適当と思われる。
【００２４】つまり、セレクトワード線３５の電圧Ｖｗ
≧４．５Ｖとしてはじめて一致検索線３６の電位がデー
タ線２ａの０Ｖ電位により引き落とされる。一方、一致
検索センスアンプ３７は電流駆動型でありドライブ能力
がある。このため、一致検索線３６の電位は最終的に
１．０〜１．５Ｖ程度に低下し、この約０．５Ｖ程度の
電圧低下によって不一致を検出する。もちろんこの電位
低下により不一致を検出するわけであるが、これにより
一致データを記憶していたＣＡＭセルのメモリセル３１
ｂに不都合が発生することになる。
≧４．５Ｖとしてはじめて一致検索線３６の電位がデー
タ線２ａの０Ｖ電位により引き落とされる。一方、一致
検索センスアンプ３７は電流駆動型でありドライブ能力
がある。このため、一致検索線３６の電位は最終的に
１．０〜１．５Ｖ程度に低下し、この約０．５Ｖ程度の
電圧低下によって不一致を検出する。もちろんこの電位
低下により不一致を検出するわけであるが、これにより
一致データを記憶していたＣＡＭセルのメモリセル３１
ｂに不都合が発生することになる。
【００２５】このメモリセル３１ｂの各々３つの電極
（ドレイン、ゲート、ソース）の電位を考えると、まず
ゲートは、セレクトワード線３５の４．５Ｖ以上、ソー
スは一致検索線３５の電位の１．０〜１．５Ｖ、またド
レインはデータ線の１．５〜２．０Ｖとなる。つまり、
このトランジスタのゲート、ソース電位差ＶＧＳは、
３．０〜３．５（４．５−（１．０〜１．５））Ｖ以上
となる。
（ドレイン、ゲート、ソース）の電位を考えると、まず
ゲートは、セレクトワード線３５の４．５Ｖ以上、ソー
スは一致検索線３５の電位の１．０〜１．５Ｖ、またド
レインはデータ線の１．５〜２．０Ｖとなる。つまり、
このトランジスタのゲート、ソース電位差ＶＧＳは、
３．０〜３．５（４．５−（１．０〜１．５））Ｖ以上
となる。
【００２６】ところでこのメモリセル３１ｂのしきい値
電圧Ｖｔは、最低０．５Ｖである（図４参照）。つま
り、 ＶＧＳ（＝３．０〜３．５）＞Ｖｔ（＝０．５） となり、この時の基板バイアス効果によるメモリセル３
１ｂのしきい値電圧の上昇を考慮しても、このメモリセ
ル３１ｂのトランジスタはオンしてしまう。このため、
データ線１ｂのハイ電位からデータ線２ａのロウ電位に
貫通電流が流れることになる。
電圧Ｖｔは、最低０．５Ｖである（図４参照）。つま
り、 ＶＧＳ（＝３．０〜３．５）＞Ｖｔ（＝０．５） となり、この時の基板バイアス効果によるメモリセル３
１ｂのしきい値電圧の上昇を考慮しても、このメモリセ
ル３１ｂのトランジスタはオンしてしまう。このため、
データ線１ｂのハイ電位からデータ線２ａのロウ電位に
貫通電流が流れることになる。
【００２７】一般に連想メモリの場合、一致検索動作
は、複数のセレクトワード線に渡り同時に行われる。従
って、各セレクトワード線での貫通電流はチップ全体で
はきわめて大きな値となり、動作不能という致命的な問
題となる。また、データ線１ｂのハイ電位によりデータ
一致検索線３５の電位があがり、一致検索センスアンプ
３７による電位差検出が困難な状態になる問題も発生す
る。
は、複数のセレクトワード線に渡り同時に行われる。従
って、各セレクトワード線での貫通電流はチップ全体で
はきわめて大きな値となり、動作不能という致命的な問
題となる。また、データ線１ｂのハイ電位によりデータ
一致検索線３５の電位があがり、一致検索センスアンプ
３７による電位差検出が困難な状態になる問題も発生す
る。
【００２８】このような新たな考察をもとに、本発明に
係わる半導体集積回路を添付図面に基づいて具体的に説
明する。図１は本発明の第１の実施例を示すものであ
る。同図１のメモリセルはＭＯＮＯＳ構造の不揮発性メ
モリと呼ばれ、データを記憶するメモリトランジスタ１
３とそのセレクトトランジスタ１４からなっている。メ
モリトランジスタ１３を構成する窒化膜中に電子をトラ
ップするか否かによって、エンハンスメントタイプかデ
プレッションタイプのトランジスタ特性を示す。一方、
このメモリトランジスタ１３とシリーズに設けられたセ
レクトトランジスタ１４は、通常の製造工程で作り込ま
れたエンハンスメントタイプのトランジスタである。
係わる半導体集積回路を添付図面に基づいて具体的に説
明する。図１は本発明の第１の実施例を示すものであ
る。同図１のメモリセルはＭＯＮＯＳ構造の不揮発性メ
モリと呼ばれ、データを記憶するメモリトランジスタ１
３とそのセレクトトランジスタ１４からなっている。メ
モリトランジスタ１３を構成する窒化膜中に電子をトラ
ップするか否かによって、エンハンスメントタイプかデ
プレッションタイプのトランジスタ特性を示す。一方、
このメモリトランジスタ１３とシリーズに設けられたセ
レクトトランジスタ１４は、通常の製造工程で作り込ま
れたエンハンスメントタイプのトランジスタである。
【００２９】本発明はこのセレクトトランジスタ１４の
しきい値電圧Ｖｔのばらつきが極めて少ないことに着目
し、一致検索時のメモリセル間の電気干渉を抑制した連
想メモリ構造を新たに提案するものである。
しきい値電圧Ｖｔのばらつきが極めて少ないことに着目
し、一致検索時のメモリセル間の電気干渉を抑制した連
想メモリ構造を新たに提案するものである。
【００３０】一例として、同図メモリセル１１ａのメモ
リトランジスタ１３には負の電荷が蓄積され“０”Ｌ
（ロウ）状態を、その反転データがメモリセル１１ｂに
書き込まれている。また、メモリセル１２ａのメモリト
ランジスタ１３には正の電荷が蓄積され“１”Ｈ（ハ
イ）状態を、その反転データがメモリセル１２ｂに書き
込まれている。これらメモリセル１１ａ，１１ｂとメモ
リセル１２ａ，１２ｂは各々メモリペア１１とメモリペ
ア１２を構成し、２ビットのＣＡＭセルとなる。
リトランジスタ１３には負の電荷が蓄積され“０”Ｌ
（ロウ）状態を、その反転データがメモリセル１１ｂに
書き込まれている。また、メモリセル１２ａのメモリト
ランジスタ１３には正の電荷が蓄積され“１”Ｈ（ハ
イ）状態を、その反転データがメモリセル１２ｂに書き
込まれている。これらメモリセル１１ａ，１１ｂとメモ
リセル１２ａ，１２ｂは各々メモリペア１１とメモリペ
ア１２を構成し、２ビットのＣＡＭセルとなる。
【００３１】各メモリセル１１ａ，１１ｂ，１２ａ，１
２ｂのセレクトトランジスタ１４のゲート電極は同一セ
レクトワード線１５に、またソース電極は一致検索線１
６に接続されている。更に、一致検索線１６には一致検
索センスアンプ１７と接地トランジスタ１８が設けられ
ている。
２ｂのセレクトトランジスタ１４のゲート電極は同一セ
レクトワード線１５に、またソース電極は一致検索線１
６に接続されている。更に、一致検索線１６には一致検
索センスアンプ１７と接地トランジスタ１８が設けられ
ている。
【００３２】ここで、メモリセルのメモリトランジスタ
１３のメモリゲートへの電子の注入（負電荷の蓄積）お
よび電子の引き出し（正電荷の蓄積）に関してはTakaak
i Nozaki et al.,”A 1-Mb EEPROM with MONOS Memory
Cell for Semiconductor Disk Application," IEEE J.S
olid-State Circuits,vol26, no.,pp.497-501,Apr.199
1. に詳しい。また、メモリトランジスタ１３の制御線
に関して図示を省略する。
１３のメモリゲートへの電子の注入（負電荷の蓄積）お
よび電子の引き出し（正電荷の蓄積）に関してはTakaak
i Nozaki et al.,”A 1-Mb EEPROM with MONOS Memory
Cell for Semiconductor Disk Application," IEEE J.S
olid-State Circuits,vol26, no.,pp.497-501,Apr.199
1. に詳しい。また、メモリトランジスタ１３の制御線
に関して図示を省略する。
【００３３】まず、メモリセルのデータ読み出し動作に
ついて簡単に説明する。通常の読み出し動作では、デー
タ線１ａ，１ｂ，２ａ，２ｂの先に設けられた選択回路
５およびセンスアンプ６を用いて行う。選択回路５によ
ってデータ線１ｂにセンスアンプ６が接続される。この
アンプは電流検出型であり、データ線１ｂは非読み出し
時に１．５〜２．０Ｖに保たれる。次いでセレクトワー
ド線１５に５Ｖが印加され、メモリセル１１ｂのセレク
トトランジスタ１４がオンする。一方、メモリトランジ
スタ１３には正の電荷が蓄積されており、メモリトラン
ジスタ１３はデプレッションタイプであり、メモリゲー
トへの印加電圧は０Ｖであってもオン状態となる。この
ため、データ線１ｂと一致検索線１６との間にシリーズ
に設けられたメモリトランジスタ１３とセレクトトラン
ジスタ１４のいずれもがオンする。また、この時一致検
索線１６は接地トランジスタ１８によってグランド電位
に固定されており、このためデータ線１ｂの電位は下が
り１．０〜１．５Ｖ程度に変化する。この変化をセンス
アンプ６で検出し、その結果を出力する。ここで、デー
タ線１ｂの電位を２Ｖ以下にする理由は、メモリトラン
ジスタに蓄積された電荷へのデータ読み出し時の影響を
抑制するためである。
ついて簡単に説明する。通常の読み出し動作では、デー
タ線１ａ，１ｂ，２ａ，２ｂの先に設けられた選択回路
５およびセンスアンプ６を用いて行う。選択回路５によ
ってデータ線１ｂにセンスアンプ６が接続される。この
アンプは電流検出型であり、データ線１ｂは非読み出し
時に１．５〜２．０Ｖに保たれる。次いでセレクトワー
ド線１５に５Ｖが印加され、メモリセル１１ｂのセレク
トトランジスタ１４がオンする。一方、メモリトランジ
スタ１３には正の電荷が蓄積されており、メモリトラン
ジスタ１３はデプレッションタイプであり、メモリゲー
トへの印加電圧は０Ｖであってもオン状態となる。この
ため、データ線１ｂと一致検索線１６との間にシリーズ
に設けられたメモリトランジスタ１３とセレクトトラン
ジスタ１４のいずれもがオンする。また、この時一致検
索線１６は接地トランジスタ１８によってグランド電位
に固定されており、このためデータ線１ｂの電位は下が
り１．０〜１．５Ｖ程度に変化する。この変化をセンス
アンプ６で検出し、その結果を出力する。ここで、デー
タ線１ｂの電位を２Ｖ以下にする理由は、メモリトラン
ジスタに蓄積された電荷へのデータ読み出し時の影響を
抑制するためである。
【００３４】次に、一致検出動作について説明する。ま
ず、メモリセル１１ａ，１１ｂ，１２ａ，１２ｂを２セ
ル１組のメモリペアとしてデータを書き込む。この組は
必ずしも隣接するメモリセルである必要はないが、この
例では説明容易化のために隣接するセルに相反するデー
タを書き込んである。
ず、メモリセル１１ａ，１１ｂ，１２ａ，１２ｂを２セ
ル１組のメモリペアとしてデータを書き込む。この組は
必ずしも隣接するメモリセルである必要はないが、この
例では説明容易化のために隣接するセルに相反するデー
タを書き込んである。
【００３５】メモリペア１１により構成されるＣＡＭセ
ルは“０”Ｌ（ロウ）、メモリペア１２のＣＡＭセルは
“１”Ｈ（ハイ）である。一致検索データ１９は、これ
らメモリペア１１，１２に対して各々“０”Ｌ（ロ
ウ），“０”Ｌ（ロウ）を検出することにする。従っ
て、メモリペア１１のＣＡＭセルのデータは検索データ
と一致するが、メモリペア１２のＣＡＭセルのデータは
不一致となる。
ルは“０”Ｌ（ロウ）、メモリペア１２のＣＡＭセルは
“１”Ｈ（ハイ）である。一致検索データ１９は、これ
らメモリペア１１，１２に対して各々“０”Ｌ（ロ
ウ），“０”Ｌ（ロウ）を検出することにする。従っ
て、メモリペア１１のＣＡＭセルのデータは検索データ
と一致するが、メモリペア１２のＣＡＭセルのデータは
不一致となる。
【００３６】まず、データ線１ａには“０”Ｌ（ロ
ウ）、データ線１ｂには“１”Ｈ（ハイ）が印加され、
データ線２ａには“０”Ｌ（ロウ）、データ線２ｂには
“１”Ｈ（ハイ）が印加される。また、接地トランジス
タ１８はオフ、一致検索線１６は“１”Ｈ（ハイ）状態
に設定される。
ウ）、データ線１ｂには“１”Ｈ（ハイ）が印加され、
データ線２ａには“０”Ｌ（ロウ）、データ線２ｂには
“１”Ｈ（ハイ）が印加される。また、接地トランジス
タ１８はオフ、一致検索線１６は“１”Ｈ（ハイ）状態
に設定される。
【００３７】この状態でセレクトワード線１５が“１”
Ｈ（ハイ）となると、メモリペア１１，１２を構成する
各々のメモリセル１１ａ，１１ｂ，１２ａ，１２ｂのセ
レクトトランジスタ１４のゲートに“１”Ｈ（ハイ）の
電圧が印加される。
Ｈ（ハイ）となると、メモリペア１１，１２を構成する
各々のメモリセル１１ａ，１１ｂ，１２ａ，１２ｂのセ
レクトトランジスタ１４のゲートに“１”Ｈ（ハイ）の
電圧が印加される。
【００３８】メモリセル１１ａおよび１２ｂに関して
は、メモリトランジスタ１３が電子を蓄積しておりエン
ハンスメントタイプとなり、前述のデータ読み出し時と
同様に、メモリゲートが０Ｖ印加でありオフ状態を保
つ。このため、データ線１ａの“０”Ｌ（ロウ）状態と
データ線２ｂの“１”Ｈ（ハイ）状態が一致検索線１６
に影響を与えることはない。しかし、メモリトランジス
タ１３がデプレッションタイプとなっているメモリセル
１１ｂおよびメモリセル１２ａの場合は異なる。特に、
その“０”Ｌ（ロウ）または“１”Ｈ（ハイ）の電圧値
の設定が重要な問題となる。
は、メモリトランジスタ１３が電子を蓄積しておりエン
ハンスメントタイプとなり、前述のデータ読み出し時と
同様に、メモリゲートが０Ｖ印加でありオフ状態を保
つ。このため、データ線１ａの“０”Ｌ（ロウ）状態と
データ線２ｂの“１”Ｈ（ハイ）状態が一致検索線１６
に影響を与えることはない。しかし、メモリトランジス
タ１３がデプレッションタイプとなっているメモリセル
１１ｂおよびメモリセル１２ａの場合は異なる。特に、
その“０”Ｌ（ロウ）または“１”Ｈ（ハイ）の電圧値
の設定が重要な問題となる。
【００３９】以下に具体的に説明する。まず、メモリセ
ル１２ａの場合は、蓄積データ“１”Ｈ（ハイ）と検索
データ“０”Ｌ（ロウ）が異なる。このためデータ線２
ａの“０”Ｌ（ロウ）状態によって一致検索線１６の
“１”Ｈ（ハイ）状態の電荷を引き抜く必要がある。
ル１２ａの場合は、蓄積データ“１”Ｈ（ハイ）と検索
データ“０”Ｌ（ロウ）が異なる。このためデータ線２
ａの“０”Ｌ（ロウ）状態によって一致検索線１６の
“１”Ｈ（ハイ）状態の電荷を引き抜く必要がある。
【００４０】ここで仮に、データ線２ａが０Ｖ（Ｌ状
態）、一致検索線１６が１．５〜２．０Ｖ（Ｈ状態）に
電位設定されており、セレクトワード線に５Ｖ（Ｈ状
態）が印加されたとする。するとメモリセル１２ａのセ
レクトトランジスタ１４のソース、ゲート電位差ＶＧＳ
は５Ｖとなる。即ち、 ＶＧＳ＝（セレクトワード線１５のＨ電圧）−（データ線２ａのＬ電圧） ＝５−０＝５ また、このセレクトトランジスタ１４のしきい値電圧Ｖ
ｔは、周辺トランジスタのしきい値と同様に０．８Ｖ程
度である。
態）、一致検索線１６が１．５〜２．０Ｖ（Ｈ状態）に
電位設定されており、セレクトワード線に５Ｖ（Ｈ状
態）が印加されたとする。するとメモリセル１２ａのセ
レクトトランジスタ１４のソース、ゲート電位差ＶＧＳ
は５Ｖとなる。即ち、 ＶＧＳ＝（セレクトワード線１５のＨ電圧）−（データ線２ａのＬ電圧） ＝５−０＝５ また、このセレクトトランジスタ１４のしきい値電圧Ｖ
ｔは、周辺トランジスタのしきい値と同様に０．８Ｖ程
度である。
【００４１】従って、５Ｖ＞しきい値電圧Ｖｔ＝０．８
Ｖとなり、メモリセル１２ａのセレクトトランジスタ１
４はオンし一致検索線１６の電位を下げる。一致検索セ
ンスアンプも、データ読み出し時のセンスアンプ６と同
様に電流検出型のアンプであり、データ線２ａからの電
流引き込みによって電圧降下が発生し、１．０〜１．５
Ｖ程度の電位におちつく。
Ｖとなり、メモリセル１２ａのセレクトトランジスタ１
４はオンし一致検索線１６の電位を下げる。一致検索セ
ンスアンプも、データ読み出し時のセンスアンプ６と同
様に電流検出型のアンプであり、データ線２ａからの電
流引き込みによって電圧降下が発生し、１．０〜１．５
Ｖ程度の電位におちつく。
【００４２】一方、メモリペア１１の場合は、蓄積デー
タ“０”Ｌ（ロウ）と検索データ“０”Ｌ（ロウ）が一
致しており、データ線１ｂと一致検索線１６は非接続の
状態を保つ必要がある。
タ“０”Ｌ（ロウ）と検索データ“０”Ｌ（ロウ）が一
致しており、データ線１ｂと一致検索線１６は非接続の
状態を保つ必要がある。
【００４３】しかしながら、セレクトワード線１５に５
Ｖが印加され、一致検索線１６の不一致電位が１．０〜
１．５Ｖとすると、メモリセル１１ｂのセレクトトラン
ジスタ１４のソース、ゲート電位差ＶＧＳが、 ＶＧＳ＝５−（１．０〜１．５） ＝４．０〜３．５＞０．８（セレクトトランジスタのしきい値電圧Ｖｔ） となり、基板バイアス効果によりしきい値電圧Ｖｔの上
昇を考慮しても、メモリセル１１ｂのセレクトトランジ
スタ１４はオンし、データ線１ｂと一致検索線１６が接
続される。即ち、データ線１ｂの“１”Ｈ（ハイ）電位
１．５〜２．０Ｖとデータ線２ａの“０”Ｌ（ロウ）の
電位０Ｖが導通して、貫通電流が流れる。
Ｖが印加され、一致検索線１６の不一致電位が１．０〜
１．５Ｖとすると、メモリセル１１ｂのセレクトトラン
ジスタ１４のソース、ゲート電位差ＶＧＳが、 ＶＧＳ＝５−（１．０〜１．５） ＝４．０〜３．５＞０．８（セレクトトランジスタのしきい値電圧Ｖｔ） となり、基板バイアス効果によりしきい値電圧Ｖｔの上
昇を考慮しても、メモリセル１１ｂのセレクトトランジ
スタ１４はオンし、データ線１ｂと一致検索線１６が接
続される。即ち、データ線１ｂの“１”Ｈ（ハイ）電位
１．５〜２．０Ｖとデータ線２ａの“０”Ｌ（ロウ）の
電位０Ｖが導通して、貫通電流が流れる。
【００４４】ここまでは前述の考査と変わらないが、本
発明では、半導体製造過程で作りこまれるセレクトトラ
ンジスタを利用した制御を行っている。このため、セレ
クトワード電圧Ｖｗあるいはセレクトトランジスタ１４
のしきい値電圧Ｖｔを制御することにより、この課題を
きわめて容易に解決できる。これを以下に説明する。
発明では、半導体製造過程で作りこまれるセレクトトラ
ンジスタを利用した制御を行っている。このため、セレ
クトワード電圧Ｖｗあるいはセレクトトランジスタ１４
のしきい値電圧Ｖｔを制御することにより、この課題を
きわめて容易に解決できる。これを以下に説明する。
【００４５】まず、上記例ではセレクトワード電圧Ｖｗ
を５Ｖとしたが、これはそう高く設定する必要はなく、
セレクトトランジスタ１４のしきい値電圧Ｖｔより高け
ればよい。ただあまり低く設定すると検索スピードが遅
くなる。また、上限はメモリセル１２ａのセレクトトラ
ンジスタ１４によって引き落とされる一致検索線１６の
電位（１．０〜１．５Ｖ）をソース電極、セレクトワー
ド線１５のワード電圧Ｖｗをゲート電位とするメモリセ
ル１１ｂのセレクトトランジスタ１４がオンしない電圧
差までワード電圧Ｖｗを上げることが可能である。
を５Ｖとしたが、これはそう高く設定する必要はなく、
セレクトトランジスタ１４のしきい値電圧Ｖｔより高け
ればよい。ただあまり低く設定すると検索スピードが遅
くなる。また、上限はメモリセル１２ａのセレクトトラ
ンジスタ１４によって引き落とされる一致検索線１６の
電位（１．０〜１．５Ｖ）をソース電極、セレクトワー
ド線１５のワード電圧Ｖｗをゲート電位とするメモリセ
ル１１ｂのセレクトトランジスタ１４がオンしない電圧
差までワード電圧Ｖｗを上げることが可能である。
【００４６】これを式で表現すると、 Ｖｗ＞Ｖｔ（０．８Ｖ） Ｖｗ−（１．０〜１．５）＜Ｖｔ′ ここで、Ｖｔ′＝Ｖｔ＋ΔＶ（基板バイアス効果分、約
１Ｖ） 即ち、 Ｖｔ＜Ｖｗ＜（一致検索線の不一致時の電位）＋Ｖｔ′ 式（１）
１Ｖ） 即ち、 Ｖｔ＜Ｖｗ＜（一致検索線の不一致時の電位）＋Ｖｔ′ 式（１）
【００４７】つまり、一致検索動作時にセレクトワード
線１５のワード電圧を例えば３Ｖ弱に選んでおけば、メ
モリセル１２ａのセレクトトランジスタ１４のみがオン
し、メモリセル１１ｂのセレクトトランジスタ１４はオ
フとすることができる。この結果、データ線１１ｂの
“１”Ｈ（ハイ）電位１．５〜２．０Ｖからデータ線２
ａの“０”Ｌ（ロウ）電位０Ｖへの貫通電流を抑制しな
がらかつ検索スピードの劣化を実用上問題にならない程
度にすることができる。
線１５のワード電圧を例えば３Ｖ弱に選んでおけば、メ
モリセル１２ａのセレクトトランジスタ１４のみがオン
し、メモリセル１１ｂのセレクトトランジスタ１４はオ
フとすることができる。この結果、データ線１１ｂの
“１”Ｈ（ハイ）電位１．５〜２．０Ｖからデータ線２
ａの“０”Ｌ（ロウ）電位０Ｖへの貫通電流を抑制しな
がらかつ検索スピードの劣化を実用上問題にならない程
度にすることができる。
【００４８】これは従来の不揮発性タイプの連想メモリ
では不可能なことであり、製造工程で作り込まれたしき
い値電圧をもつセレクトゲートトランジスタを制御する
構造を用いかつ一致検索動作時にセレクトワード線のワ
ード電圧を適正に選ぶことによって可能となるものであ
る。
では不可能なことであり、製造工程で作り込まれたしき
い値電圧をもつセレクトゲートトランジスタを制御する
構造を用いかつ一致検索動作時にセレクトワード線のワ
ード電圧を適正に選ぶことによって可能となるものであ
る。
【００４９】また、式（１）からわかるように、セレク
トゲートトランジスタのしきい値電圧Ｖｔを３．０Ｖ程
度にすることによって式（１）により ３．０＜Ｖｗ＜（１．０〜１．５）＋（３．０＋１） となり、ワード電圧Ｖｗをほぼ５Ｖとして、データ読み
出し時と同じ電圧にすることも可能である。こうするこ
とによってセレクトワード線電圧の制御を簡単化するこ
とができる。
トゲートトランジスタのしきい値電圧Ｖｔを３．０Ｖ程
度にすることによって式（１）により ３．０＜Ｖｗ＜（１．０〜１．５）＋（３．０＋１） となり、ワード電圧Ｖｗをほぼ５Ｖとして、データ読み
出し時と同じ電圧にすることも可能である。こうするこ
とによってセレクトワード線電圧の制御を簡単化するこ
とができる。
【００５０】次に、本発明の第２の実施例を図２に示
す。これもまた、製造工程で作り込まれるしきい値電圧
Ｖｔを持つセレクトトランジスタ１４を制御する構造を
有する連想メモリである。
す。これもまた、製造工程で作り込まれるしきい値電圧
Ｖｔを持つセレクトトランジスタ１４を制御する構造を
有する連想メモリである。
【００５１】第１の実施例と異なる点は、データ一致検
索時にセレクトワード線１５をフローティングにするト
ライステートバッファ２０と一致検索線１６と接続する
接続手段２１がある点である。メモリセル１１ａ，１１
ｂ，１２ａ，１２ｂの記憶状態は第１の実施例と同じと
する。
索時にセレクトワード線１５をフローティングにするト
ライステートバッファ２０と一致検索線１６と接続する
接続手段２１がある点である。メモリセル１１ａ，１１
ｂ，１２ａ，１２ｂの記憶状態は第１の実施例と同じと
する。
【００５２】また、一致検索センスアンプ２７は一致検
索線１６のあらかじめプリチャージされた電荷がメモリ
セル１２ａに接続されたデータ線２ａの“０”Ｌ（ロ
ウ）電位０Ｖによって引き抜かれることによる電位低下
を検出するものであり、第１の実施例のような電流ドラ
イブタイプではなく定常的な検索電流はない。従って、
より低消費電力型のセンスアンプであり、同時多数検索
動作を基本とする連想メモリのセンス系としてより優れ
ている。
索線１６のあらかじめプリチャージされた電荷がメモリ
セル１２ａに接続されたデータ線２ａの“０”Ｌ（ロ
ウ）電位０Ｖによって引き抜かれることによる電位低下
を検出するものであり、第１の実施例のような電流ドラ
イブタイプではなく定常的な検索電流はない。従って、
より低消費電力型のセンスアンプであり、同時多数検索
動作を基本とする連想メモリのセンス系としてより優れ
ている。
【００５３】基本的な考えは、一致検索時に不一致が検
出され一致検索線１６の電位が低下してくる時に、接続
手段２１によりセレクトワード線１５の電位も同時に下
げる。このことにより、セレクトトランジスタ１４のソ
ース電極（一致検索線１６）とゲート電極（セレクトワ
ード線１５）の電圧差をほぼ０として、このセレクトト
ランジスタ１４をオフ状態あるいはそれに近い状態を保
たせることにある。
出され一致検索線１６の電位が低下してくる時に、接続
手段２１によりセレクトワード線１５の電位も同時に下
げる。このことにより、セレクトトランジスタ１４のソ
ース電極（一致検索線１６）とゲート電極（セレクトワ
ード線１５）の電圧差をほぼ０として、このセレクトト
ランジスタ１４をオフ状態あるいはそれに近い状態を保
たせることにある。
【００５４】ただし、このときもデータ線１ｂの“１”
Ｈ（ハイ）状態の電位は１．５〜２．０Ｖであるため、
第１の実施例と同様にセレクトワード線１５のワード電
圧Ｖｗは一致検索時にやはり式（１）と同様な以下の式
（２）を満たす必要がある。 Ｖｔ＜Ｖｗ＜（“１”Ｈのデータ線電圧）＋Ｖｔ′ 式（２） ただし、Ｖｔ′＝Ｖｔ＋ΔＶ（基板バイアス効果分、約
１Ｖ）
Ｈ（ハイ）状態の電位は１．５〜２．０Ｖであるため、
第１の実施例と同様にセレクトワード線１５のワード電
圧Ｖｗは一致検索時にやはり式（１）と同様な以下の式
（２）を満たす必要がある。 Ｖｔ＜Ｖｗ＜（“１”Ｈのデータ線電圧）＋Ｖｔ′ 式（２） ただし、Ｖｔ′＝Ｖｔ＋ΔＶ（基板バイアス効果分、約
１Ｖ）
【００５５】ここで、式（１）と比較するとＶｗの最大
値が０．５Ｖ程度、より高く設定することができる。こ
れは、第１の実施例と異なり、セレクトトランジスタ１
４のソース電極（一致検索線１６）とゲート電極（セレ
クトワード線１５）の電圧差がほぼ０Ｖとなり、データ
線１ｂをソース電極側とする経路のみが定常的な電流経
路となる可能性があるからである。このため、検索スピ
ードは若干改善される。
値が０．５Ｖ程度、より高く設定することができる。こ
れは、第１の実施例と異なり、セレクトトランジスタ１
４のソース電極（一致検索線１６）とゲート電極（セレ
クトワード線１５）の電圧差がほぼ０Ｖとなり、データ
線１ｂをソース電極側とする経路のみが定常的な電流経
路となる可能性があるからである。このため、検索スピ
ードは若干改善される。
【００５６】以下により具体的な駆動方法の一例を示
す。まず、接地トランジスタ１８がオフされる。次い
で、接続手段２１によりこのセレクトワード線１５と一
致検索線１６が接続され、トライステートバッファ２０
によりセレクトワード線１５がフローティングにされ
る。また、この一致検索線１６はプリチャージトランジ
スタ２８によりワード電圧Ｖｗの許容最大値｛（１．５
〜２．０）＋Ｖｔ′｝までプリチャージされる。このと
きデータ線１ａ，１ｂ，２ａ，２ｂはいずれも“１”Ｈ
（ハイ）状態の電位１．５〜２．０Ｖが印加されてい
る。
す。まず、接地トランジスタ１８がオフされる。次い
で、接続手段２１によりこのセレクトワード線１５と一
致検索線１６が接続され、トライステートバッファ２０
によりセレクトワード線１５がフローティングにされ
る。また、この一致検索線１６はプリチャージトランジ
スタ２８によりワード電圧Ｖｗの許容最大値｛（１．５
〜２．０）＋Ｖｔ′｝までプリチャージされる。このと
きデータ線１ａ，１ｂ，２ａ，２ｂはいずれも“１”Ｈ
（ハイ）状態の電位１．５〜２．０Ｖが印加されてい
る。
【００５７】この一致検索線１６およびセレクトワード
線１５のプリチャージが完了すると、次に一致検索デー
タ１９に対応した電位が各データ線１ａ，１ｂ，２ａ，
２ｂに与えられる。即ち、データ線１ａ，２ａには
“０”Ｌ（ロウ）電位０Ｖが、データ線１ｂ，２ｂには
“１”Ｈ（ハイ）電位１．５〜２．０Ｖが印加される
（以下、この状態を検索開始状態と称す）。
線１５のプリチャージが完了すると、次に一致検索デー
タ１９に対応した電位が各データ線１ａ，１ｂ，２ａ，
２ｂに与えられる。即ち、データ線１ａ，２ａには
“０”Ｌ（ロウ）電位０Ｖが、データ線１ｂ，２ｂには
“１”Ｈ（ハイ）電位１．５〜２．０Ｖが印加される
（以下、この状態を検索開始状態と称す）。
【００５８】第１の実施例と同様に、メモリセル１１
ａ，１２ｂのメモリトランジスタ１３はエンハンスタイ
プでかつゲート電圧は０Ｖとなり、いずれもオフ状態で
ある。しかるに、メモリセル１１ｂ，１２ａの各メモリ
トランジスタ１３はデプレッションタイプとなりオン状
態である。
ａ，１２ｂのメモリトランジスタ１３はエンハンスタイ
プでかつゲート電圧は０Ｖとなり、いずれもオフ状態で
ある。しかるに、メモリセル１１ｂ，１２ａの各メモリ
トランジスタ１３はデプレッションタイプとなりオン状
態である。
【００５９】メモリセル１２ａのセレクトトランジスタ
１４のソース電極はデータ線２ａと、ゲート電極はセレ
クトワード線１５に接続されている。そのため、このセ
レクトトランジスタ１４のゲート、ソース電位差ＶＧＳ
は、検索開始状態で１．５〜２．０Ｖある。
１４のソース電極はデータ線２ａと、ゲート電極はセレ
クトワード線１５に接続されている。そのため、このセ
レクトトランジスタ１４のゲート、ソース電位差ＶＧＳ
は、検索開始状態で１．５〜２．０Ｖある。
【００６０】また、このセレクトワード線１５は、接続
手段２１により一致検索線１６と接続されている。この
ためメモリセル１２ａのセレクトトランジスタ１４のド
レイン電極（一致検索線１６に接続）とゲート電極（セ
レクトワード線１５に接続）の電位差は定常的には０Ｖ
になる。従って、一致検索線１６の電荷はデータ線２ａ
によって引き抜かれる。
手段２１により一致検索線１６と接続されている。この
ためメモリセル１２ａのセレクトトランジスタ１４のド
レイン電極（一致検索線１６に接続）とゲート電極（セ
レクトワード線１５に接続）の電位差は定常的には０Ｖ
になる。従って、一致検索線１６の電荷はデータ線２ａ
によって引き抜かれる。
【００６１】この状態で第１の実施例と異なる点は、一
致検索センスアンプ２７が定常的な駆動能力を持たない
点である。前記一致検索センスアンプ２７の出力帰還さ
れたｐｃｈＭＯＳ２７ｂはノイズ等の対策用の極めて弱
いものであり、ドライバの役目はない。従って、定常的
な駆動電流を持たないため低消費電力であるが、一致検
索線１６の電位をある範囲に固定することができない。
致検索センスアンプ２７が定常的な駆動能力を持たない
点である。前記一致検索センスアンプ２７の出力帰還さ
れたｐｃｈＭＯＳ２７ｂはノイズ等の対策用の極めて弱
いものであり、ドライバの役目はない。従って、定常的
な駆動電流を持たないため低消費電力であるが、一致検
索線１６の電位をある範囲に固定することができない。
【００６２】チャージアップされた電荷が引き抜かれて
電位が下がり、一致検索センスアンプ２７のインバータ
２７ａのしきい値電圧を切った時にその出力が“１”Ｈ
（ハイ）になることを検出する。つまり、基本的には、
引き抜かれる“０”Ｌ（ロウ）電位の０Ｖまで一致検索
線の電位が引き下げられる。
電位が下がり、一致検索センスアンプ２７のインバータ
２７ａのしきい値電圧を切った時にその出力が“１”Ｈ
（ハイ）になることを検出する。つまり、基本的には、
引き抜かれる“０”Ｌ（ロウ）電位の０Ｖまで一致検索
線の電位が引き下げられる。
【００６３】この点に注目しながら、一致検索線１６の
電荷が引き抜かれて電位が低下してくる時のメモリセル
１１ｂのセレクトトランジスタ１４について考察する。
検索初期状態では、このメモリセル１１ｂのセレクトト
ランジスタ１４のソース電極、ゲート電極およびドレイ
ン電極のいずれもが“１”Ｈ（ハイ）状態の１．５〜
２．０Ｖに設定されており、オフ状態を保つ。
電荷が引き抜かれて電位が低下してくる時のメモリセル
１１ｂのセレクトトランジスタ１４について考察する。
検索初期状態では、このメモリセル１１ｂのセレクトト
ランジスタ１４のソース電極、ゲート電極およびドレイ
ン電極のいずれもが“１”Ｈ（ハイ）状態の１．５〜
２．０Ｖに設定されており、オフ状態を保つ。
【００６４】ところが、検索一致線１６の電荷がデータ
線２ａの“０”Ｌ（ロウ）状態によってロウ電位に引き
込まれる。この時の一致検索線１６の電位をＶｓとする
と、Ｖｓ＋Δｖ＝Ｖｗ（セレクトワード線１５の電位）
＜データ線１ｂの電位 （Δｖ＜＜１） 式（３） のようになる。
線２ａの“０”Ｌ（ロウ）状態によってロウ電位に引き
込まれる。この時の一致検索線１６の電位をＶｓとする
と、Ｖｓ＋Δｖ＝Ｖｗ（セレクトワード線１５の電位）
＜データ線１ｂの電位 （Δｖ＜＜１） 式（３） のようになる。
【００６５】従って、データ線１ｂよりセレクトトラン
ジスタ１４のゲート電圧が上昇して、データ線１ｂをソ
ース電極側とする電流経路は存在しない。考えられる経
路は一致検索線１６をソース電極側とする経路である。
この時のゲート、ソース電位差ＶＧＳは式（３）より ＶＧＳ＝Ｖｗ−Ｖｓ＝Δｖ となる。ここで、Δｖの値が、その時のセレクトトラン
ジスタ１４のしきい値Ｖｔ′と比べてどうかということ
が問題となる。しかし、このΔｖはトランジエントな微
小電圧差であり、かつ定常的には０Ｖとなるものであ
り、結果的に問題とはならない。
ジスタ１４のゲート電圧が上昇して、データ線１ｂをソ
ース電極側とする電流経路は存在しない。考えられる経
路は一致検索線１６をソース電極側とする経路である。
この時のゲート、ソース電位差ＶＧＳは式（３）より ＶＧＳ＝Ｖｗ−Ｖｓ＝Δｖ となる。ここで、Δｖの値が、その時のセレクトトラン
ジスタ１４のしきい値Ｖｔ′と比べてどうかということ
が問題となる。しかし、このΔｖはトランジエントな微
小電圧差であり、かつ定常的には０Ｖとなるものであ
り、結果的に問題とはならない。
【００６６】この微小電圧差の発生原因は、セレクトワ
ード線１５、一致検索線１６あるいは接続手段２１の半
導体基板上への形成による抵抗、接合容量あるいは寄生
容量等により、セレクトワード線１５電位と検索一致線
１６電位の各点での電位変動時間差が発生するためであ
る。しかしながら、この時間差は極めて小さいものであ
り、その結果一時的に流れる電流量もごくわずかであ
る。
ード線１５、一致検索線１６あるいは接続手段２１の半
導体基板上への形成による抵抗、接合容量あるいは寄生
容量等により、セレクトワード線１５電位と検索一致線
１６電位の各点での電位変動時間差が発生するためであ
る。しかしながら、この時間差は極めて小さいものであ
り、その結果一時的に流れる電流量もごくわずかであ
る。
【００６７】また、これを抑制するには、配線材料の低
抵抗化や接続手段２１の複数化、あるいはこの時間差が
問題とならない程度にデータ線１ａ，２ａの“０”Ｌ
（ロウ）状態によるロウ電位引き込みをゆっくりやる
等、抑制方法はいろいろある。つまり、上記構成をとれ
ば、データ線１ｂ側あるいは一致検索線１６側のいずれ
をソース電極としても、セレクトトランジスタ１４のゲ
ート・ソース電位差ＶＧＳが定常的にしきい値電圧Ｖ
ｔ′よりも大きくなることはなく、メモリセル１１ｂの
セレクトトランジスタ１４はオフ状態を保つ。
抵抗化や接続手段２１の複数化、あるいはこの時間差が
問題とならない程度にデータ線１ａ，２ａの“０”Ｌ
（ロウ）状態によるロウ電位引き込みをゆっくりやる
等、抑制方法はいろいろある。つまり、上記構成をとれ
ば、データ線１ｂ側あるいは一致検索線１６側のいずれ
をソース電極としても、セレクトトランジスタ１４のゲ
ート・ソース電位差ＶＧＳが定常的にしきい値電圧Ｖ
ｔ′よりも大きくなることはなく、メモリセル１１ｂの
セレクトトランジスタ１４はオフ状態を保つ。
【００６８】従って、データ線１ｂからデータ線２ａへ
の定常的な貫通電流を流すことなく、一致検索線１６の
電荷はデータ線２ａによって引き抜かれ、最終セレクト
トランジスタ１４のしきい値Ｖｔ（約０．８Ｖ）まで低
下する。この電位低下が一致検索センスアンプ２７のイ
ンバータにより検出され、“１”Ｈ（ハイ）状態が出力
される。
の定常的な貫通電流を流すことなく、一致検索線１６の
電荷はデータ線２ａによって引き抜かれ、最終セレクト
トランジスタ１４のしきい値Ｖｔ（約０．８Ｖ）まで低
下する。この電位低下が一致検索センスアンプ２７のイ
ンバータにより検出され、“１”Ｈ（ハイ）状態が出力
される。
【００６９】通常のメモリ内の読み出しは、接続手段２
１を切り放し、プリチャージトランジスタ２８をオフ、
接地トランジスタ１８をオンにする。更に、選択回路５
を介して各メモリセル１１ａ，１１ｂ，１２ａ，１２ｂ
のデータ線１ａ，１ｂ，２ａ，２ｂのいずれか１本を電
流駆動能力を有する電流検出型のセンスアンプ６に接続
し、セレクトワード線１５を“１”Ｈ（ハイ）状態とし
てセレクトトランジスタ１４をアクティブとし、データ
線の電位変化を検出し、データ読み出しを行う。
１を切り放し、プリチャージトランジスタ２８をオフ、
接地トランジスタ１８をオンにする。更に、選択回路５
を介して各メモリセル１１ａ，１１ｂ，１２ａ，１２ｂ
のデータ線１ａ，１ｂ，２ａ，２ｂのいずれか１本を電
流駆動能力を有する電流検出型のセンスアンプ６に接続
し、セレクトワード線１５を“１”Ｈ（ハイ）状態とし
てセレクトトランジスタ１４をアクティブとし、データ
線の電位変化を検出し、データ読み出しを行う。
【００７０】ここで、セレクトワード線１５の駆動電圧
は一致検索時のように低くすることは不用であり、通常
５Ｖ（電源電圧）に選ばれる。ただし、電流検出型のセ
ンスアンプ６と接続されるデータ線に関しては、メモリ
トランジスタ１３のチャージ電荷を保持する理由で、
１．５〜２．０Ｖの低電位に設定される。このデータ線
電位は、メモリトランジスタ１３がエンハンスメントタ
イプ（負電荷が蓄積）で変化せず１．５〜２．０Ｖを保
ち、一方デプレッションタイプ（正電荷が蓄積）で１．
０〜１．５Ｖに電位降下をおこすように設定されてい
る。このデータによる電位差を検出し出力する。
は一致検索時のように低くすることは不用であり、通常
５Ｖ（電源電圧）に選ばれる。ただし、電流検出型のセ
ンスアンプ６と接続されるデータ線に関しては、メモリ
トランジスタ１３のチャージ電荷を保持する理由で、
１．５〜２．０Ｖの低電位に設定される。このデータ線
電位は、メモリトランジスタ１３がエンハンスメントタ
イプ（負電荷が蓄積）で変化せず１．５〜２．０Ｖを保
ち、一方デプレッションタイプ（正電荷が蓄積）で１．
０〜１．５Ｖに電位降下をおこすように設定されてい
る。このデータによる電位差を検出し出力する。
【００７１】また、第１の実施例と同様にセレクトトラ
ンジスタ１４のしきい値電圧Ｖｔを通常の周辺トランジ
スタのそれと同様に０．８Ｖ程度に設定するのではな
く、２．５Ｖ程度に設定すれば式（２）より ２．５＜Ｖｗ＜（１．５〜２．０）＋（２．５＋１．
０）＝５．０〜５．５ となり、Ｖｗを通常のデータ読み出しと同様に５Ｖとす
ることが可能となる。これにより、セレクトワード線１
５をドライブするトライステートバッファ２０の供給電
源の制御が容易になる。
ンジスタ１４のしきい値電圧Ｖｔを通常の周辺トランジ
スタのそれと同様に０．８Ｖ程度に設定するのではな
く、２．５Ｖ程度に設定すれば式（２）より ２．５＜Ｖｗ＜（１．５〜２．０）＋（２．５＋１．
０）＝５．０〜５．５ となり、Ｖｗを通常のデータ読み出しと同様に５Ｖとす
ることが可能となる。これにより、セレクトワード線１
５をドライブするトライステートバッファ２０の供給電
源の制御が容易になる。
【００７２】以上の構造あるいはその制御に関しても、
製造工程で作り込まれる極めて制御性の良いしきい値電
圧Ｖｔをもつセレクトトランジスタ１４を利用した構成
をとることによりはじめて可能となったものであり、従
来のようにしきい値電圧のオン側ばらつき（０．５〜
３．５Ｖ）の大きなメモリでの構成は不可能である。
製造工程で作り込まれる極めて制御性の良いしきい値電
圧Ｖｔをもつセレクトトランジスタ１４を利用した構成
をとることによりはじめて可能となったものであり、従
来のようにしきい値電圧のオン側ばらつき（０．５〜
３．５Ｖ）の大きなメモリでの構成は不可能である。
【００７３】また、これらの実施例では主に、ＭＯＮＯ
Ｓ構造を持つ不揮発性メモリに関する例により説明して
きたが、通常のプロセスによる作り込みゲートをセレク
トゲートとして持つＥＥＰＲＯＭあるいはＲＯＭに関し
ても適応できることはいうまでもない。
Ｓ構造を持つ不揮発性メモリに関する例により説明して
きたが、通常のプロセスによる作り込みゲートをセレク
トゲートとして持つＥＥＰＲＯＭあるいはＲＯＭに関し
ても適応できることはいうまでもない。
【００７４】
【発明の効果】本発明により初めて、不揮発性メモリを
ベースとしたＣＡＭ構成するときの貫通電流を効果的に
抑制することが可能となる。しかも、高集積化に大きく
効いてくるメモリレイアウトを通常の不揮発性メモリと
全く変更することなく、２ビットを１組のメモリペアと
して扱うだけで一致検索動作を可能ならしめるものであ
る。
ベースとしたＣＡＭ構成するときの貫通電流を効果的に
抑制することが可能となる。しかも、高集積化に大きく
効いてくるメモリレイアウトを通常の不揮発性メモリと
全く変更することなく、２ビットを１組のメモリペアと
して扱うだけで一致検索動作を可能ならしめるものであ
る。
【００７５】このため、部分的にＣＡＭとしてあるいは
通常の不揮発性メモリとしての利用が極めて容易とな
り、自由度が大きく高集積なＣＡＭを構成できる。
通常の不揮発性メモリとしての利用が極めて容易とな
り、自由度が大きく高集積なＣＡＭを構成できる。
【００７６】また、このＣＡＭを近年重要視されている
データベースメモリとして使用することにより、極めて
高速な任意キーワード検索機能を持つ大容量データベー
スシステムが実現できる。
データベースメモリとして使用することにより、極めて
高速な任意キーワード検索機能を持つ大容量データベー
スシステムが実現できる。
【図１】 本発明に係る半導体集積回路の第１の実施例
の構成図である。
の構成図である。
【図２】 本発明に係る半導体集積回路の第２の実施例
の構成図である。
の構成図である。
【図３】 本発明に係る半導体集積回路を説明するため
のスタック型メモリによる構成図である。
のスタック型メモリによる構成図である。
【図４】 図３に示す半導体集積回路に用いられるスタ
ック型メモリセルのしきい値電圧の分布図である。
ック型メモリセルのしきい値電圧の分布図である。
１ａ，１ｂ，２ａ，２ｂ データ線 ５ 選択回路 ６ センスアンプ １１ａ，１１ｂ，１２ａ，１２ｂ メモリセル １１，１２ メモリペア １３ メモリトランジスタ １４ セレクトトランジスタ １５ セレクトワード線 １６ 一致検索線 １７ 一致検索センスアンプ １９ 一致検索データ
Claims (5)
- 【請求項１】第１のデータ線から一致検索線への電気的
接続を定義する第１の記憶セルと、第２のデータ線から
前記一致検索線への電気的非接続を定義する第２の記憶
セルと、これら第１および第２の記憶セルの接続定義状
態に応じて前記第１のデータ線および前記第２のデータ
線を各々前記一致検索線に接続および非接続にするセレ
クトトランジスタとを有し、 このセレクトトランジスタのしきい値電圧が製造工程で
作り込まれた所定の値をもち、前記一致検索線には電流
駆動型のセンスアンプが接続され、一致検索時に前記セ
レクトトランジスタのゲート電圧Ｖｗが以下の条件を満
足するよう構成されていることを特徴とする半導体集積
回路。 Ｖｔ≦Ｖｗ≦Ｖｓ＋Ｖｔ′ ただし、 Ｖｔ：前記セレクトトランジスタのしきい値電圧（ソー
ス０Ｖバイアス時） Ｖｓ：一致、不一致検索時の前記一致検出線の電位 Ｖｔ′：一致、不一致検出時にソースバイアスされた前
記セレクトトランジスタのしきい値電圧 - 【請求項２】前記セレクトトランジスタの作り込みしき
い値電圧Ｖｔ（ソース０Ｖバイアス時）が周辺回路のそ
れよりも高く設定されている請求項１に記載の半導体集
積回路。 - 【請求項３】第１のデータ線から一致検索線への電気的
接続を定義する第１の記憶セルと、第２のデータ線から
前記一致検索線への電気的非接続を定義する第２の記憶
セルと、これら第１および第２の記憶セルの接続定義状
態に応じて前記第１のデータ線および前記第２のデータ
線を各々前記一致検索線に接続および非接続にするセレ
クトトランジスタと、このセレクトトランジスタのゲー
ト電極に接続されたセレクトワード線と前記一致検索線
を電気的に接続する接続手段と、前記セレクトワード線
をフローティングにするフローティング手段とを有し、
前記セレクトト ランジスタのしきい値電圧が製造工程で
作り込まれた所定の値をもつことを特徴とする半導体集
積回路。 - 【請求項４】一致検索時の前記セレクトトランジスタの
ゲート電圧Ｖｗが以下の条件を満足するよう構成してな
る請求項３に記載の半導体集積回路。 Ｖｔ≦Ｖｗ≦Ｖｈ＋Ｖｔ′ ただし、 Ｖｔ：セレクトトランジスタのしきい値電圧（ソース０
Ｖバイアス時） Ｖｈ：一致、不一致検索時のデータ線のＨ（ハイ）電位 Ｖｔ′：一致、不一致検出時にソースバイアスされたセ
レクトトランジスタのしきい値電圧 - 【請求項５】前記セレクトトランジスタの作り込みしき
い値電圧Ｖｔ（ソース０Ｖバイアス時）が周辺回路のそ
れよりも高く設定されている請求項３または４に記載の
半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23198691A JP2786350B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
| KR1019920016616A KR960013022B1 (ko) | 1991-09-11 | 1992-09-09 | 반도체 집적회로 |
| US07/942,469 US5305262A (en) | 1991-09-11 | 1992-09-09 | Semiconductor integrated circuit |
| EP92308231A EP0532316A2 (en) | 1991-09-11 | 1992-09-10 | Semiconductor integrated circuit |
| CA002077929A CA2077929A1 (en) | 1991-09-11 | 1992-09-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23198691A JP2786350B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574176A JPH0574176A (ja) | 1993-03-26 |
| JP2786350B2 true JP2786350B2 (ja) | 1998-08-13 |
Family
ID=16932153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23198691A Expired - Fee Related JP2786350B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2786350B2 (ja) |
| CA (1) | CA2077929A1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188893A (ja) * | 1987-01-30 | 1988-08-04 | Mitsubishi Electric Corp | 記憶装置 |
| JP2603125B2 (ja) * | 1988-02-23 | 1997-04-23 | 三菱電機株式会社 | 内容参照メモリセル |
| JPH02129962A (ja) * | 1988-11-09 | 1990-05-18 | Sony Corp | 読み出し専用メモリ |
-
1991
- 1991-09-11 JP JP23198691A patent/JP2786350B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-10 CA CA002077929A patent/CA2077929A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2077929A1 (en) | 1993-03-12 |
| JPH0574176A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |
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