JP2781383B2 - Method for manufacturing thin film transistor array - Google Patents
Method for manufacturing thin film transistor arrayInfo
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶等と組み合わせることによって画像表示
装置を構成する薄膜トランジスタアレーの製造方法に関
するものである。
従来の技術
近年、画像表示装置の平面化への期待が高まってお
り、この分野の研究開発も非常に活発に行われている。
その中でも液晶を用いたフラットディスプレイは商品化
も進められ有望視されている。
液晶をもちいたフラットディスプレイの一つに半導体
スイッチング素子と液晶光学素子より成る単位絵素を二
次元のマトリクス状に配列する方法がある。第４図はそ
の等価回路を示し、15はMIS（Metal−Insulator−Semic
onductor）トランジスタ、16は液晶セル、２は走査信号
線、５は映像信号線である。走査信号線２にMISトラン
ジスタがONするように順次ゲート信号を印加し、映像信
号線５よりゲート１ラインに対応した映像信号を液晶セ
ル16に書き込ませる線順次走査によってCRTと同等の機
能が賦与される。
MISトランジスタ15は単結晶シリコン、多結晶シリコ
ン、非晶質シリコンまたは化合物半導体等を半導体層と
して用いて作製される。ここでは低価格化と大面積化が
比較的容易と言われている非晶質シリコンを半導体層と
して用いる場合の液晶ディスプレイの製造方法につい
て、特開昭59−9962号公報に示されているものを例とし
て説明する。第２図はこの従来例の平面図を示し、第３
図は第２図に示された平面図のＡ−Ａ′線上の断面図を
示している。
まず、ガラス板７上に第一の透明導電層１を選択的に
被着形成し、その後全面に第一の透明絶縁層８として例
えば酸化シリコン層を被着する。次いでゲート電極と走
査信号線を兼ねる第一の金属層２を例えばCrで選択的に
被着形成する。その後、第二の透明絶縁層９として例え
ば窒化シリコン層と、ドナーまたはアクセプターとなる
不純物をほとんど含まない島状の非晶質シリコン半導体
層3Bと半導体保護層10を例えば窒化シリコン層をプラズ
マCVD法により選択的に被着形成する。その後、通常の
フォトリソグラフィー法により開口部４のレジストパタ
ーンを形成し、例えば弗酸系のエッチング液を用いて窒
化シリコン層９と酸化シリコン層８を選択的に除去して
開口部４を形成し、第一の透明導電層１の一部を露出す
る。このとき、上記薄膜トランジスタアレーの端部では
走査信号線２上の窒化シリコン層９にも開口部が形成さ
れ、その後その開口部に金属層が形成されて走査信号線
２は前記金属層を通して取り出し電極に接続される。そ
して映像信号線とMISトランジスタのソースを兼ねる第
二の金属層５及びMISトランジスタのドレインと開口部
４を介して透明導電層１とを接続する第二の金属層６を
例えばA1により選択的に被着形成して薄膜トランジスタ
アレーを得る。
上述の薄膜トランジスタアレーと一主面上に第二の透
明導電層12を被着したガラス基板11の両方にポリイミド
樹脂を塗布し硬化させた後、配向処理を行い、液晶13と
して例えばツイスト・ネマチック液晶を両基板間に封入
し、さらに上下に偏光板14を配置すれば良い。
発明が解決しようとする問題点
しかしながら上記のような構成では、レジスト除去工
程でのRAストリッパー、フォトリソグラフィー工程での
ディスカムなどによりゲート電極と走査信号線を兼ねる
第一の金属層すなわちCr層表面には酸化物が形成され
る。この酸化物は通常行われる第二の金属層被着前の稀
弗酸への浸漬程度では除去されず、Crと第二の金属層と
の間に酸化物が存在し、Crと第二の金属層との電気的接
続不良、例えば接触抵抗の増大が発生するという問題点
を有していた。
本発明はかかる点に鑑み、Cr表面の酸化物を除去し、
電気的接続不良が少なく、歩留まりの高い薄膜トランジ
スタアレーの製造方法を提供することを目的とする。
問題点を解決するための手段
本発明は、前述の問題点を解決するため、走査信号線
（Cr層）の端部上の絶縁層に開口部を形成後、第二の金
属層を選択的に被着形成する前にCrの酸化物のエッチン
グ液に浸漬し、Crの酸化物を除去後第二の金属層を選択
的に被着形成する。
作用
本発明は前記した構成により製造すると、第一の金属
層Cr（走査信号線）と走査信号線の取り出し電極を兼ね
る第二の金属層との電気的接続の不良が低減されるの
で、歩留まりの高い薄膜トランジスタアレーが製造でき
る。
実施例
第１図は本発明の一実施例における薄膜トランジスタ
アレーの断面図を示し、この図面を用いて説明する。
まず、ガラス板７上に透明導電層１として例えばITO
（Indium−Tin−Oxide）を選択的に被着形成し、その後
全面に第一の透明絶縁層８として例えば酸化シリコンを
被着する。次いでゲート電極と走査信号線を兼ねる第一
の金属層２を例えばCrで選択的に被着形成する。その後
例えばプラズマCVD法により全面に第二の透明絶縁層９
として例えば窒化シリコン層と、ドナーまたはアクセプ
タとなる不純物をほとんど含まない非晶質シリコン半導
体層3Aを全面に被着形成し、引き続いて半導体保護層10
として例えば、窒化シリコン層を選択的に被着形成す
る。そして、非晶質シリコン半導体層3A、窒化シリコン
層９及び酸化シリコン層８上に通常のフォトリソグラフ
ィー法で開口部４のレジストパターンを形成し、例えば
平行平板型のリアクティブイオンエッチング装置にて、
エッチングして、第一の透明導電層１を一部露出する。
また、この時、第１図（ｂ）に示すごとく、この薄膜ト
ランジスタアレーの端部では走査信号線２上の窒化シリ
コン層９にも開口部4Aが形成され、Cr金属層２が一部露
出する。そして、第二の金属層６の材料として例えばA1
を全面に被着する前にCr酸化物のエッチング液として例
えば水（H2O）1000ccに対して硝酸セリウム（IV）アン
モニウム（（NH4）2Ce（NO3）６）150g及び過塩素酸（H
ClO4）60ccを溶解させたエッチング液に10秒程度浸漬す
る。その後、映像信号線とMISトランジスタのソースを
兼ねる第二の金属層５およびMISトランジスタのドレイ
ンと開口部４を介して第一の透明導電層１とを接続する
第二の金属層６の材料として例えばAlを全面に被着後、
ソース・ドレインのレジッストパターンを形成してソー
ス・ドレインのレジストパターンをマスクとしてAlをエ
ッチングにより選択的に除去した後、このソース・ドレ
インのレジストパターン（即ち、第二の金属層５および
６）と半導体保護層10をマスクとして、非晶質シリコン
層3Aを例えば、弗硝酸系のエッチング液によって選択的
に除去し、最後にレジストを除去すれば薄膜トランジス
タアレーが完成される。この時、同時に前述した薄膜ト
ランジスタアレー端部の開口部を介して走査信号線２の
取り出し電極も形成される。なお、第１図（ａ），
（ｂ）の部分を第４図上に示すと、第１図（ａ）の部分
は第４図においてＡの、第１図（ｂ）の部分は第４図に
おいてＢの部分にそれぞれ相当する。また第１図（ｂ）
において、1Aは取り出し電極である。
この後、本発明による薄膜トランジスタアレーを用い
てこのアレー基板と対向基板間に液晶を封入し、液晶デ
ィスプレイが構成される。
以上のように、薄膜トランジスタアレー端部の走査信
号線２上の窒化シリコン層９に開口部が形成され、Crが
一部露出され、第二の金属層６の材料として例えばAlを
全面に被着する前にCr酸化物のエッチング液として例え
ば水1000ccに対して硝酸セリウム（IV）アンモニウム15
0g及び過塩素酸60ccを溶解させたエッチング液に10秒程
度浸漬後、映像信号線とMISトランジスタのソースを兼
ねる第二の金属層５およびMISトランジスタのドレイン
と開口部４を介して第一の透明導電層１とを接続する第
二の金属層６の材料として例えばAlを選択的に被着形成
すれば、歩留まりが高い薄膜トランジスタアレーが製造
できる。
尚、上記実施例では、Cr酸化物のエッチング液として
例えば水1000ccに対して硝酸セリウム（IV）アンモニウ
ム150g及び過塩素酸60ccを溶解させたエッチング液を用
いたが、これは組成比等を限定するものではなく、例え
ば、製造工程の制御性を上げるために適度に水などで希
釈して用いたり、混合比を変えても良い。また、過塩素
酸の代わりに硝酸等を用いても良い。また、上記のよう
な硝酸セリウム（IV）アンモニウム系のエッチング液の
代わりに硫酸セリウム（IV）アンモニウム（（NH4）4Ce
（SO4）４・2H2O）系のエッチング液を用いても良い。
また、上記実施例では補助容量を設けなかったが、画
質を向上させるために補助容量となる電極の一方を例え
ば１ライン前のゲート電極（前段ゲート）で代用し、第
二の透明絶縁層を介して第二の金属層と同レベルにもう
一方の補助容量電極を設け、この電極と第一及び第二の
透明絶縁層に作成された開口部を介して第一の透明導電
層と電気的に接触させることにより補助容量を付加する
こともできる。また、半導体層と第二の金属層との電気
的接続の接触性を改善するために非晶質シリコン半導体
層3Aと第二の金属層５および６との間にＰまたはAs等の
不純物を高濃度含む非晶質シリコン半導体層を介在させ
ても良い。
発明の効果
以上説明したように、本発明によれば電気的接続不良
が少なく、歩留まりの高い薄膜トランジスタアレーが製
造できて、その実用上の効果は大きい。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor array constituting an image display device by combining with a liquid crystal or the like. 2. Description of the Related Art In recent years, expectations for flattening of image display devices have been increasing, and research and development in this field have been very active.
Among them, the flat display using liquid crystal has been commercialized and is expected to be promising. As one of flat displays using liquid crystal, there is a method of arranging unit picture elements composed of semiconductor switching elements and liquid crystal optical elements in a two-dimensional matrix. FIG. 4 shows an equivalent circuit, and reference numeral 15 denotes an MIS (Metal-Insulator-Semic).
transistor, 16 is a liquid crystal cell, 2 is a scanning signal line, and 5 is a video signal line. A gate signal is sequentially applied to the scanning signal line 2 so that the MIS transistor is turned ON, and a video signal corresponding to the gate 1 line is written from the video signal line 5 to the liquid crystal cell 16. Is done. The MIS transistor 15 is manufactured using single crystal silicon, polycrystalline silicon, amorphous silicon, a compound semiconductor, or the like as a semiconductor layer. Here, a method for manufacturing a liquid crystal display in the case of using amorphous silicon as a semiconductor layer, which is said to be relatively easy to reduce in price and increase in area, is disclosed in JP-A-59-9962. Will be described as an example. FIG. 2 shows a plan view of this conventional example, and FIG.
The figure shows a cross-sectional view taken along line AA 'of the plan view shown in FIG. First, the first transparent conductive layer 1 is selectively formed on the glass plate 7, and thereafter, for example, a silicon oxide layer is formed as the first transparent insulating layer 8 on the entire surface. Next, the first metal layer 2 serving also as the gate electrode and the scanning signal line is selectively formed by, for example, Cr. Thereafter, a silicon nitride layer, for example, a silicon nitride layer, an island-shaped amorphous silicon semiconductor layer 3B containing almost no impurities serving as donors or acceptors, and a semiconductor protective layer 10, for example, a silicon nitride layer as the second transparent insulating layer 9 are formed by plasma CVD. For selective deposition. Thereafter, a resist pattern of the opening 4 is formed by ordinary photolithography, and the silicon nitride layer 9 and the silicon oxide layer 8 are selectively removed using, for example, a hydrofluoric acid-based etchant to form the opening 4. Then, a part of the first transparent conductive layer 1 is exposed. At this time, an opening is also formed in the silicon nitride layer 9 on the scanning signal line 2 at the end of the thin film transistor array, and thereafter a metal layer is formed in the opening, and the scanning signal line 2 is taken out through the metal layer and an electrode is taken out. Connected to. The second metal layer 5 also serving as a video signal line and the source of the MIS transistor and the second metal layer 6 connecting the drain of the MIS transistor and the transparent conductive layer 1 through the opening 4 are selectively formed by, for example, A1. A thin film transistor array is obtained by deposition. After applying and curing a polyimide resin on both the above-described thin film transistor array and the glass substrate 11 on which the second transparent conductive layer 12 is adhered on one principal surface, an alignment treatment is performed, and the liquid crystal 13 is, for example, a twisted nematic liquid crystal. May be sealed between the two substrates, and the polarizers 14 may be disposed above and below. Problems to be Solved by the Invention However, in the above configuration, the RA stripper in the resist removing step, the first metal layer also serving as the gate electrode and the scanning signal line by the Descum in the photolithography step, that is, on the surface of the Cr layer. Forms an oxide. This oxide is not removed by the usual immersion in dilute hydrofluoric acid before the deposition of the second metal layer, and an oxide exists between Cr and the second metal layer, and Cr and the second metal layer are not removed. There is a problem that an electrical connection failure with the metal layer, for example, an increase in contact resistance occurs. In view of this, the present invention removes oxides on the Cr surface,
It is an object of the present invention to provide a method for manufacturing a thin film transistor array having a low yield of electrical connection and a high yield. Means for Solving the Problems In order to solve the above problems, the present invention selectively forms the second metal layer after forming an opening in the insulating layer on the end of the scanning signal line (Cr layer). Before the formation of the second metal layer, the substrate is immersed in an etching solution of Cr oxide to remove the Cr oxide and selectively form the second metal layer. Operation When the present invention is manufactured with the above-described configuration, the failure of electrical connection between the first metal layer Cr (scanning signal line) and the second metal layer also serving as an extraction electrode of the scanning signal line is reduced. Thin film transistor array can be manufactured. Embodiment FIG. 1 is a sectional view of a thin film transistor array according to an embodiment of the present invention, which will be described with reference to this drawing. First, as a transparent conductive layer 1 on a glass plate 7, for example, ITO
(Indium-Tin-Oxide) is selectively formed, and thereafter, for example, silicon oxide is deposited as the first transparent insulating layer 8 on the entire surface. Next, the first metal layer 2 serving also as the gate electrode and the scanning signal line is selectively formed by, for example, Cr. Then, the second transparent insulating layer 9 is formed on the entire surface by, for example, a plasma CVD method.
As an example, a silicon nitride layer and an amorphous silicon semiconductor layer 3A substantially free of impurities serving as donors or acceptors are formed on the entire surface, and subsequently, the semiconductor protective layer 10 is formed.
For example, a silicon nitride layer is selectively deposited. Then, a resist pattern of the opening 4 is formed on the amorphous silicon semiconductor layer 3A, the silicon nitride layer 9 and the silicon oxide layer 8 by a normal photolithography method, for example, by a parallel plate type reactive ion etching apparatus.
The first transparent conductive layer 1 is partially exposed by etching.
At this time, as shown in FIG. 1 (b), at the end of the thin film transistor array, an opening 4A is also formed in the silicon nitride layer 9 on the scanning signal line 2, and the Cr metal layer 2 is partially exposed. . The material of the second metal layer 6 is, for example, A1
Before depositing on the entire surface, for example, 150 g of cerium (IV) ammonium nitrate ((NH 4 ) 2 Ce (NO 3 ) 6 ) per 1000 cc of water (H 2 O) and perchloric acid (H
Dip for about 10 seconds in an etching solution in which 60 cc of ClO 4 is dissolved. Thereafter, as a material of the second metal layer 5 also serving as the video signal line and the source of the MIS transistor and the second metal layer 6 connecting the drain of the MIS transistor and the first transparent conductive layer 1 through the opening 4 For example, after depositing Al on the entire surface,
After a source / drain resist pattern is formed and Al is selectively removed by etching using the source / drain resist pattern as a mask, the source / drain resist pattern (ie, the second metal layers 5 and 6) is removed. ) And the semiconductor protective layer 10 as a mask, the amorphous silicon layer 3A is selectively removed with, for example, a hydrofluoric acid-based etchant, and finally the resist is removed to complete the thin film transistor array. At this time, an extraction electrode of the scanning signal line 2 is also formed through the opening at the end of the thin film transistor array. FIG. 1 (a),
FIG. 4 shows the portion (b) in FIG. 4. The portion in FIG. 1 (a) corresponds to the portion A in FIG. 4, and the portion in FIG. 1 (b) corresponds to the portion B in FIG. . FIG. 1 (b)
In the above, 1A is an extraction electrode. Thereafter, a liquid crystal is sealed between the array substrate and the opposing substrate by using the thin film transistor array according to the present invention, thereby forming a liquid crystal display. As described above, an opening is formed in the silicon nitride layer 9 on the scanning signal line 2 at the end of the thin film transistor array, Cr is partially exposed, and, for example, Al is deposited on the entire surface as a material of the second metal layer 6. Before the etching, for example, cerium (IV) ammonium nitrate
After immersion for about 10 seconds in an etching solution in which 0 g and 60 cc of perchloric acid are dissolved, the first metal layer 5 serving as a video signal line and the source of the MIS transistor, and the first metal layer 5 through the drain 4 and the opening 4 of the MIS transistor. If, for example, Al is selectively formed as a material of the second metal layer 6 connecting to the transparent conductive layer 1, a thin film transistor array having a high yield can be manufactured. In the above-mentioned embodiment, an etching solution in which 150 g of cerium (IV) ammonium nitrate and 60 cc of perchloric acid were dissolved in 1000 cc of water, for example, was used as an etching solution for Cr oxide. Instead, for example, it may be used by appropriately diluting with water or the like, or the mixing ratio may be changed in order to improve the controllability of the manufacturing process. Further, nitric acid or the like may be used instead of perchloric acid. Further, instead of the cerium (IV) ammonium nitrate-based etching solution as described above, cerium (IV) ammonium sulfate ((NH 4 ) 4 Ce
(SO 4 ) 4 · 2H 2 O) -based etchant may be used. In the above embodiment, no auxiliary capacitance was provided. However, in order to improve image quality, one of the electrodes serving as the auxiliary capacitance was replaced with, for example, a gate electrode (previous stage gate) one line before, and the second transparent insulating layer was formed. The other auxiliary capacitance electrode is provided at the same level as the second metal layer through the first transparent conductive layer through the opening formed in the first and second transparent insulating layers. The auxiliary capacitance can also be added by contacting the storage capacitor. In addition, impurities such as P or As are added between the amorphous silicon semiconductor layer 3A and the second metal layers 5 and 6 in order to improve the electrical contact between the semiconductor layer and the second metal layer. An amorphous silicon semiconductor layer containing a high concentration may be interposed. Effects of the Invention As described above, according to the present invention, a thin-film transistor array having a small number of poor electrical connections and a high yield can be manufactured, and its practical effect is large.
【図面の簡単な説明】
第１図（ａ），（ｂ）は本発明による薄膜トランジスタ
アレーの一実施例の要部断面図、第２図は従来の薄膜ト
ランジスタアレーで構成された液晶ディスプレイの概略
平面図、第３図は同装置の概略断面図、第４図は同装置
の等価回路図である。
１……第一の透明導電層、1A……取り出し電極、２……
第一の金属層（走査信号線）、3A……非晶質シリコンを
主成分とする半導体層、4,4A……開口部、５……第二の
金属層（映像信号線）、６……第二の金属層（ドレイン
電極）、７……ガラス基板、８……第一の透明絶縁層、
９……第二の透明絶縁層、10……半導体保護層。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) and 1 (b) are cross-sectional views of a main part of an embodiment of a thin film transistor array according to the present invention, and FIG. 2 is a schematic plan view of a liquid crystal display constituted by a conventional thin film transistor array. FIG. 3 is a schematic sectional view of the device, and FIG. 4 is an equivalent circuit diagram of the device. 1 ... first transparent conductive layer, 1A ... extraction electrode, 2 ...
First metal layer (scanning signal line), 3A... Semiconductor layer mainly composed of amorphous silicon, 4, 4A... Opening, 5... Second metal layer (video signal line), 6. ... second metal layer (drain electrode), 7 ... glass substrate, 8 ... first transparent insulating layer,
9: second transparent insulating layer, 10: semiconductor protective layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 郁典 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 宮田 豊 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 武田 悦矢 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−66665（ＪＰ，Ａ) 特開 昭57−35859（ＪＰ，Ａ) 特開 昭55−161641（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Ikunori Kobayashi Matsushita, 1006 Kadoma, Kazuma, Osaka Kiki Sangyo Co., Ltd. (72) Inventor Yutaka Miyata Matsushita, 1006 Kadoma, Kazuma, Osaka Kiki Sangyo Co., Ltd. (72) Inventor Etsuya Takeda Matsushita, 1006 Kadoma, Kazuma, Osaka Kiki Sangyo Co., Ltd. (56) References JP-A-62-266665 (JP, A) JP-A-57-35859 (JP, A) JP-A-55-161641 (JP, A)
Claims (1)
線を絶縁層を介してマトリクス状に形成し、前記両信号
線の交差点付近にはそれぞれ薄膜トランジスタを形成
し、前記両信号線の端部を外部回路の取り出し電極へ接
続する薄膜トランジスタアレーの製造方法において、前
記走査信号線はCr層からなる第一の金属層で形成し、前
記映像信号線は第二の金属層で形成し、前記Cr層からな
る走査信号線の前記取り出し電極への接続は、前記走査
信号線の端部上の前記絶縁層に開口部を形成してCr層の
一部を露出させその露出表面のCr層の酸化物を除去した
後で前記第二の金属層を選択的に形成して前記開口部を
介して行うことを特徴とする薄膜トランジスタアレーの
製造方法。 ２．第一の金属層すなわちCr層の酸化物を少なくとも硝
酸セリウム（IV）アンモニウムまたは硫酸セリウム（I
V）アンモニウムを含む水溶液中に浸漬することにより
除去することを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタアレーの製造方法。 ３．絶縁性基板上に透明導電層を選択的に形成し、前記
透明導電層上には第一の透明絶縁層を形成し、前記第一
の透明絶縁層上には第一の金属層としてのCr層を選択的
に形成し、前記第一の金属層と前記第一の透明絶縁層上
には第二の透明絶縁層を介して全面に半導体層を形成
し、前記第二の透明絶縁層と前記半導体層を介して前記
第一の金属層上の一部に前記半導体層の保護層を選択的
に形成し、前記透明導電層上に形成された前記第一，第
二の透明絶縁層及び半導体層には一方の開口部を形成す
るとともに前記第一の金属層の端部にも形成された前記
第二の透明絶縁層に他方の開口部を形成し、その他方の
開口部を通して前記第一の金属層すなわちCr層表面の酸
化物を除去し、その後前記他方の開口部に第二の金属層
を形成して前記第一の金属層の端部と接続するとともに
前記半導体層上で前記第一の金属層と一部重なり合うよ
うに前記第二の金属層と同時にしかも独立に一対の同じ
く第二の金属層を形成してその一対の一方を前記一方の
開口部を介して前記透明導電層に接続し、前記半導体層
を前記半導体層の保護層及び前記一対の第二の金属層を
マスクとしてエッチングにより選択的に除去することを
特徴とする薄膜トランジスタアレーの製造方法。 ４．第一の金属層すなわちCr層の酸化物を少なくとも硝
酸セリウム（IV）アンモニウムまたは硫酸セリウム（I
V）アンモニウムを含む水溶液中に浸漬することにより
除去することを特徴とする特許請求の範囲第３項記載の
薄膜トランジスタアレーの製造方法。 ５．第一の透明絶縁層は酸化シリコン、第二の透明絶縁
層は窒化シリコン、半導体層はシリコンを主成分とする
非晶質半導体であることを特徴とする特許請求の範囲第
３項記載の薄膜トランジスタアレーの製造方法。(57) [Claims] A plurality of scanning signal lines and a plurality of video signal lines are formed in a matrix on an insulating substrate with an insulating layer interposed therebetween, and thin film transistors are formed near intersections of the two signal lines, respectively. Wherein the scanning signal line is formed of a first metal layer made of a Cr layer, the video signal line is formed of a second metal layer, The connection of the scanning signal line made of a layer to the extraction electrode is performed by forming an opening in the insulating layer on the end of the scanning signal line to expose a part of the Cr layer and oxidize the exposed portion of the Cr layer. A method for manufacturing a thin film transistor array, comprising: selectively forming the second metal layer after removing an object; and performing the second metal layer through the opening. 2. The oxide of the first metal layer, that is, the Cr layer, is made of at least cerium (IV) ammonium nitrate or cerium sulfate (I
V) The method for producing a thin film transistor array according to claim 1, wherein the removal is performed by immersion in an aqueous solution containing ammonium. 3. A transparent conductive layer is selectively formed on an insulating substrate, a first transparent insulating layer is formed on the transparent conductive layer, and a Cr as a first metal layer is formed on the first transparent insulating layer. Selectively forming a layer, a semiconductor layer is formed over the entire surface of the first metal layer and the first transparent insulating layer via a second transparent insulating layer, and the second transparent insulating layer A protective layer for the semiconductor layer is selectively formed on a part of the first metal layer via the semiconductor layer, and the first and second transparent insulating layers formed on the transparent conductive layer; One opening is formed in the semiconductor layer and the other opening is formed in the second transparent insulating layer also formed at the end of the first metal layer, and the second opening is formed through the other opening. The first metal layer, that is, the oxide on the surface of the Cr layer is removed, and then the second metal layer is formed in the other opening to form the first metal layer. A pair of the same second metal layer is formed simultaneously with and independently of the second metal layer so as to be connected to the end of the layer and partially overlap the first metal layer on the semiconductor layer. Is connected to the transparent conductive layer through the one opening, and the semiconductor layer is selectively removed by etching using the protective layer of the semiconductor layer and the pair of second metal layers as a mask. A method for manufacturing a thin film transistor array, comprising: 4. The oxide of the first metal layer, that is, the Cr layer, is made of at least cerium (IV) ammonium nitrate or cerium sulfate (I
V) The method for manufacturing a thin film transistor array according to claim 3, wherein the thin film array is removed by immersion in an aqueous solution containing ammonium. 5. 4. The thin film transistor according to claim 3, wherein the first transparent insulating layer is silicon oxide, the second transparent insulating layer is silicon nitride, and the semiconductor layer is an amorphous semiconductor containing silicon as a main component. Array manufacturing method.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62219545A JP2781383B2 (en) | 1987-09-02 | 1987-09-02 | Method for manufacturing thin film transistor array |
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| JP62219545A JP2781383B2 (en) | 1987-09-02 | 1987-09-02 | Method for manufacturing thin film transistor array |
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1987
- 1987-09-02 JP JP62219545A patent/JP2781383B2/en not_active Expired - Fee Related
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| JPS6462618A (en) | 1989-03-09 |
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