JP2763877B2 - Semiconductor integrated circuit device - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Static Random-Access Memory (AREA)
- Non-Adjustable Resistors (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術
に関するものであり、特に、半導体集積回路装置の静電
気破壊を防止する技術に適用して有効な技術に関するも
のである。
［背景技術］
MISFETを備えた半導体集積回路装置は、過大な静電気
で内部回路の入力段回路が破壊される現象、所謂、静電
気破壊を生じ易い。そこで、外部端子（ボンディングパ
ット）と入力段回路との間に、静電気破壊防止回路を挿
入し、前記静電気破壊を防止する必要がある（例えば、
朝倉書店1981年６月30日発行、集積回路応用ハンドブッ
ク、p731〜p732）。
静電気破壊防止回路は、過大電流をなまらせる保護抵
抗素子と、過大電圧をクランプするクランプ用MISFETと
によって構成されている。
かかる技術における本発明者の実験により、次のこと
が明らかになった。アルミニウムからなる外部端子側の
配線と多結晶シリコンからなる保護抵抗素子との接続部
における抵抗値すなわち接触抵抗の値は数百［Ωμ
ｍ2］と高い。配線又は素子が微細化するにつれて、こ
の抵抗値が無視できなくなり、接続部（接触部）におい
て、過大電流の入力により熱が著しく発生する。このた
め、前記接続部の損傷、破壊を生じ易すいので、静電気
破壊に対する半導体集積回路装置の電気的信頼性が低下
するという問題がある。
なお、多結晶シリコン膜で構成される保護抵抗素子
は、半導体領域（拡散層）で構成されるものに比べて、
熱の放出経路が少ないので、前記問題が生じ易すい。
［発明の目的］
本発明の目的は、半導体集積回路装置において、静電
気破壊に対する電気的信頼性を向上することが可能な技
術を提供することにある。
本発明の他の目的は、半導体集積回路装置において、
製造工程を増加させないで、静電気破壊に対する電気的
信頼性を向上することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記の通りである。
すなわち、外部端子と抵抗素子との電気的な接続は、
外部端子の抵抗値と抵抗素子の抵抗値との中間の抵抗値
を有した導電層の一部と外部端子とを接触させて電気的
に接続し、かつ、その導電層の他部と抵抗素子の一部と
を接触させて電気的に接続し、前記外部端子と前記導電
層との接触抵抗値は、前記導電層と前記抵抗素子との接
触抵抗値よりも小さくすることでなされている。
これによって、接続部における抵抗値を小さくし、熱
の発生を緩和することができるので、接続部の損傷、破
壊を防止し、静電気破壊に対する半導体集積回路装置の
電気的信頼性を向上することができる。
以下、本発明の構成について、本発明を、SRAM（Stat
ic Random Access Memory）,DRAM（Dynamic Random Acc
ess Memory）等に適用した実施例とともに説明する。
［実施例Ｉ］
第１図乃至第６図は、本発明の実施例Ｉを説明するた
めのSRAMを備えた半導体集積回路装置の図であり、第１
図は、入力部（周辺回路）を示す等価回路図、第２図
は、SRAM（内部集積回路）のメモリセルを示す等価回路
図、第３図は、第１図の具体的な構成を示す要部平面
図、第４図は、第３図のIVa-IVa切断線及びIVb-IVb切断
線における断面図、第５図は、第２図の具体的な構成を
示す要部平面図、第６図は、第５図のVI-VI切断線にお
ける断面図である。
なお、第３図及び第５図は、本実施例の構成をわかり
易くするために、各導電層間に設けられるフィールド絶
縁膜以外の絶縁膜は図示しない。
また、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
第１図において、BPは入力信号用の外部端子である。
Qn1はｎチャネルMISFET、QpはｐチャネルMISFETであ
り、CMISのインバータ回路を構成している。
入力段回路Ｉは、MISFETQn1,Qpによって構成されてい
る。
Poutは入力段回路Ｉの出力信号用の端子である。Vcc,
Vssは電源電圧端子であり、電源電圧端子Vccには、例え
ば、５［Ｖ］程度の電圧が印加され、電源電圧端子Vss
には、例えば、回路の接地電圧０［Ｖ］程度の電圧が印
加されるようになっている。
Qn2,Qn3,Qn4はｎチャネルMISFETであり、過大電流を
クランプするクランプ用MISFETを構成するようになって
いる。Ｒ1,R2は過大電流をなまらせる保護抵抗素子であ
る。
静電気破壊防止回路IIは、MISFETQn2,Qn3,Qn4と保護
抵抗素子Ｒ1,R2によって構成され、外部端子BPと入力段
回路Ｉとの間に設けられている。
第２図において、Qn5,Qn6はｎチャネルMISFET、Ｒ3,R
4は高抵抗負荷素子であり、一対の入出力端子を有する
フリップフロップ回路を構成するようになっている。
Qn7,Qn8はｎチャネルMISFETであり、一対の入出力端
子に接続されるスイッチ用MISFETを構成するようになっ
ている。
DL,▲▼はデータ線、WLはワード線である。
SRAMのメモリセルは、フリップフロップ回路とMISFET
Qn7,Qn8によって構成されている。そして、メモリセル
は、データ線DL,▲▼とワード線WLとの所定の交差
部に複数配置され、メモリセルアレイを構成するように
なっている。
次に、第３図乃至第６図を用い、具体的な構成につい
て説明する。
１は単結晶シリコンからなるｎ-型の半導体基板、２
は半導体基板１の所定の主面部に設けられたｐ-型のウ
エル領域であり、CMISを構成するようになっている。
３はフィールド絶縁膜であり、半導体基板１又はウエ
ル領域２の所定の主面上部に設けられている。４はｐ型
のチャネルストッパ領域であり、フィールド絶縁膜３下
部のウエル領域２の主面部に設けられている。フィール
ド絶縁膜３及びチャネルストッパ領域４は、MISFET等の
半導体素子間を電気的に分離するように構成されてい
る。
５は絶縁膜であり、半導体素子形成領域の半導体基板
１又はウエル領域２の主面上部に設けられている。絶縁
膜５は、主として、MISFETのゲート絶縁膜を構成するよ
うになっている。
5Aは接続孔であり、絶縁膜５の所定部を除去して設け
られている。接続孔5Aは、MISFETのゲート電極と同一の
導電層で構成される配線と、ソース領域又はドレイン領
域とを電気的に接続するように構成されている。
6A乃至6Dは導電層であり、フィールド絶縁膜３又は絶
縁膜５の所定の上部に設けられている。
導電層6Aは、主として、MISFETのゲート電極又は接続
孔5Aを通してウエル領域２（導電層6Aにより形成される
ｎ+の半導体領域）に接続される配線等を構成するよう
になっている。
導電層6Bは、後述する外部端子BPと保護抵抗素子Ｒ1
との間に設けられるように構成されている。導電層6B
は、それらの電気的な接続部における抵抗値を小さく
し、熱の発生を緩和するように構成されている。
導電層6Cは、SRAMのメモリセルのスイッチ用のMISFET
Qn7,Qn8を構成する導電層6A（ゲート電極）と一体化し
て電気的に接続され、所定の方向に延在して設けられて
いる。導電層6Cは、SRAMのワード線WLを構成するように
なっている。
導電層6Dは、接続孔5Aを通してｎ+型の半導体領域９
と電気的に接続され、導電層6Cと略同一の方向に延在し
て設けられている。導電層6Dは、SRAMのメモリセルに接
続される電源電圧（Vss）用の配線を構成するようにな
っている。
導電層6A乃至6Dは、高速化を図るために、多結晶シリ
コン膜6aの上部に高融点金属のシリサイド（MoSi2,TaSi
2,TiSi2,WSi2）膜6bを設けた重ね膜を用いている。導電
層6aはCVD技術によって形成した後に、リン又はヒ素を
高濃度に導入して低抵抗化すればよい。すなわち、導電
層6aはｎ型不純物によって低抵抗とされる。導電層6bは
スパッタ技術によって形成すればよく、導電層6A乃至6D
は、例えば、２〜５［Ω／□］程度の抵抗値に設定す
る。
そして、導電層6A乃至6Dは、製造工程における第１層
目の導電層形成工程によって形成する。すなわち、外部
端子BPと保護抵抗素子Ｒ1との接続部における抵抗値を
小さくする導電層6Bは、ワード線WLとなる導電層6C等と
同一の製造工程で構成することができる。これによっ
て、製造工程を増加することなく、導電層6Bを設けるこ
とができる。
また、導電層6A乃至6Dは、30［Ω／□］程度以下の小
さな抵抗値を有するｎ型不純物（リン又はヒ素）を導入
した多結晶シリコン膜、0.3〜１［Ω／□］程度の抵抗
値の単層の高融点金属（Mo,Ta,Ti,W）膜、１〜２［Ω／
□］程度の抵抗値の単層の高融点金属のシリサイド膜又
は多結晶シリコン膜の上部に高融点金属膜を設けた２〜
５［Ω／□］程度の抵抗値の重ね膜を用いてもよい。こ
れらは、全て、100〜200［Ω／□］の抵抗値を有する多
結晶シリコン膜（後述の導電層13A）とアルミニウム層
との接触抵抗（仕事関数ΦB）よりも小さい接触抵抗
を、アルミニウム層との間で持つものである。
７はｎ型の半導体領域であり、主として、導電層6Aの
両側部のウエル領域２の主面部に設けられている。半導
体領域７は、ソース領域又はドレイン領域を構成するよ
うになっており、LDD構造のMISFETを構成するようにな
っている。半導体領域７は、主として、導電層6A乃至6
D、フィールド絶縁膜３を不純物導入用マスクとして用
い、例えば、ヒ素イオンをイオン注入技術によって導入
し、引き伸し拡散を施して形成する。
８は不純物導入用マスクであり、導電層6A乃至6Dの両
側部に設けられている。不純物導入用マスク８は、主と
して、LDD構造のMISFETの実質的なソース領域又はドレ
イン領域を構成するようになっている。不純物導入用マ
スク８は、例えば、CVD技術で形成した絶縁膜に、異方
性エッチング技術を施して形成する。
9,9Gはｎ+型の半導体領域である。半導体領域９は、
不純物導入用マスク８を介した導電層6A,6Dの両側部の
ウエル領域２の主面部に設けられている。半導体領域９
は、主として、ｎチャネルMISFETの実質的なソース領域
又はドレイン領域を構成するようになっている。
半導体領域9Gは、ウエル領域２を取り囲むように、半
導体基板１の主面部にそれと電気的に接続して設けられ
ている。半導体領域9Gは、電源電圧Vccが印加され、半
導体基板１の電位を安定に保持するガードバンドを構成
するようになっている。
10Gはｐ+型の半導体領域である。
半導体領域10Gは、ウエル領域２の周辺部の主面部に
それと電気的に接続して設けられている。半導体領域10
Gは、電源電圧Vssに印加され、ウエル領域２の電位を安
定に保持するガードバンドを構成するようになってい
る。
周辺回路及び内部回路を構成するLDD構造のｎチャネ
ルMISFETQn1〜Qn8は、主として、ウエル領域２、絶縁膜
５、導電層6A、一対の半導体領域９及び該半導体領域９
とチャネルが形成される領域との間に設けられた半導体
領域７によって構成されている。LDD構造のMISFETQn1〜
Qn8は、ドレイン領域となる半導体領域９とウエル領域
２とで構成されるpn接合部の不純物濃度勾配を緩和する
ことができるので、電界強度を弱めることができる。こ
のため、LDD構造のMISFETQn1〜Qn8は、ホットキャリア
によるしきい値電圧の経時的な劣化を抑制することがで
きる。
なお、本実施例では、周辺回路及び内部集積回路を構
成するMISFETにLDD構造を採用しているが、その一部又
は全部にLDD構造を採用しなくともよい。
静電気破壊防止回路IIを構成する保護抵抗素子Ｒ
2は、ウエル領域２に設けられた半導体領域９によって
構成されている。この保護抵抗素子Ｒ2となる半導体領
域９は、MISFETQn1〜Qn8のソース領域又はドレイン領域
となる半導体領域９と同一の製造工程によって構成され
ている。
11は絶縁膜であり、半導体素子を覆うように設けられ
ている。絶縁膜11は、半導体素子又は下部導電層と上部
導電層との電気的な分離をするように構成されている。
12は接続孔であり、所定の半導体領域９の上部の絶縁
膜5,11を除去して、又は、導電層6B上部の絶縁膜11を除
去して設けられている。接続孔12は、上部に設けられる
導電層と所定の半導体領域９又は導電層6Bと電気的に接
続するように構成されている。
13A乃至13Cは導電層であり、絶縁膜11上部に延在して
設けられている。
導電層13Aは、その一端部が接続孔12、導電層6Bを通
して外部端子BPに接続され、他端部が入力段回路Ｉに接
続されている。導電層13Aは、保護抵抗素子Ｒ1を構成す
るようになっている。導電層13Aは、例えば、CVD技術に
より形成した100〜200［Ω／□］程度の抵抗値を有する
多結晶シリコン膜を用い、保護抵抗素子Ｒ1は、0.5〜２
［ＫΩ］程度の抵抗値に設定する。
導電層13Bは、一端部が接続孔5A,12を通して半導体領
域９に接続され、他端部が電源電圧（Vcc）用の配線に
接続されて設けられている。導電層13Bは、高抵抗負荷
素子Ｒ3,R4を構成するようになっている。導電層13B
は、例えば、CVD技術によって形成し不純物を導入しな
い多結晶シリコン膜を用い、高抵抗負荷素子Ｒ3,R4は、
１［ＧΩ］程度の抵抗値に設定する。
導電層13Cは、一端部が導電層13Bの他端部に接続さ
れ、他端部が電源電圧Vccに接続されている。導電層13C
は、電源電圧（Vcc）用の配線を構成するようになって
いる。導電層13Cは、例えば、CVD技術によって形成した
100〜200［Ω／□］抵度の抵抗値を有する多結晶シリコ
ン膜を用いる。
導電層13A及び13Cは、製造工程における第２層目の導
電層形成工程によって形成される。導電層13Cの抵抗は
導電層13Bに対して無視できるので、導電層13Aの抵抗値
を抵抗Ｒ1を小面積で形成できるように不純物（As,P）
の導入量によって抵抗値を制御する。この不純物の導入
の際、導電層13Bは不純物が導入されないようにマスク
される。
14は絶縁膜であり、導電層13A乃至13Cを覆うように設
けられている。絶縁膜14は、導電層13A乃至13Cとその上
部に設けられる導電層との電気的な分離をするように構
成されている。
15は接続孔であり、所定の半導体領域9,9G,10Gの上部
の絶縁膜5,11,14を除去して又は所定の導電層6Bの上部
の絶縁膜11,14を除去して設けられている。
16は導電層であり、接続孔15を通して所定の半導体領
域9,9G,10G、導電層6Bと電気的に接続され、絶縁膜14上
部を延在するように設けられている。導電層16は、外部
端子（BP）、配線、電源電圧（Vcc,Vss）用の配線、デ
ータ線（DL,▲▼）等を構成するようになってい
る。
導電層16は、製造工程における第３層目の導電層形成
工程によって形成され、例えば、数［μΩ−cm］程度の
抵抗値のアルミニウム膜又は適度に不純物（Si,Cu）を
含有するアルミニウム膜を用いる。
外部端子BP又はそれに接続された配線となるアルミニ
ウムからなる導電層16と、100〜200［Ω／□］程度の抵
抗値のリン又はヒ素を導入した多結晶シリコンからなる
保護抵抗素子Ｒ1（導電層13A）との１つの接続部は、数
百［Ω・μｍ2］程度の高い抵抗値になる。このため、
明細書の末尾に掲載した第１表に示すように、外部端子
BPに大きなエネルギが印加されたときに前記接続部は、
損傷又は破壊を生じる（×印）。接続部における損傷又
は破壊を発生させない（◎印，○印）ようにするには、
導電層13Aを80［Ω／□］程度以下の抵抗値にする必要
がある。すなわち、導電層16のアルミニウムが後の熱処
理工程で導電層13Aにシンターしてｐ型不純物として働
いて導電層13Aの抵抗を大きくすることを避ける必要が
ある。しかしながら、このような低い抵抗値で保護抵抗
素子Ｒ1を構成することは、その占有面積が増大し集積
度向上の妨げになる。
そこで、本実施例は、第３層目の導電層16と第２層目
の導電層13Aとの間に、第１層目の導電層6Bを設けてあ
る。導電層16と13との間の接触抵抗すなわち接触電位差
（あるいは仕事関数ΦB）よりも、導電層6Bと13との間
のそれ及び導電層6Bと16との間のそれは小さくされてい
る。これによって、導電層16と導電層6B及び導電層6Bと
導電層13Aのそれぞれの接続部を、数〜数十［Ω・μ
ｍ2］程度の小さな抵抗値にすることができる。これ
は、接続部での夫々の仕事関数差が小さくなり、又後の
熱処理工程でのアルミニウムのシンターを考慮する必要
がなくなるからである。これによって、熱の発生を緩和
することができる。すなわち、接続部における損傷又は
破壊を防止できるので、静電気破壊耐圧強度を向上する
ことができる。
さらに、抵抗Ｒ1と外部端子側の配線とを接続するた
めの迂回手段としてシリサイド層を用いたことにより、
アルミニウム配線16中のシリコンが後の熱処理中に接続
孔15内に析出することを防止できる。接続孔内のシリコ
ン粒は接続抵抗の増大を招くので好ましくない。シリサ
イド層を用いることはアルミニウム配線中に微量（例え
ば、0.1〜1.0重量％）のシリコンを含む場合に有効であ
る。
また、導電層6Bは、SRAM（内部集積回路）を構成する
導電層6A,6C,6Dと同一の製造工程によって形成すること
ができるので、製造工程を増加することがない。また、
導電層13Aはｐ型不純物を導入して形成することが可能
である。
［実施例II］
本実施例IIは、本発明を、DRAMを備えた半導体集積回
路装置に適用した例を示すものである。
第７図は、本発明の実施例IIを説明するためのDRAMを
備えた半導体集積回路装置の要部断面図であり、左図は
入力部（周辺回路）を示し、右図は、DRAM（内部集積回
路）のメモリセルを示している。
第７図において、17は絶縁膜であり、情報蓄積用容量
素子形成領域のウエル領域２の主面上部に設けられてい
る。絶縁膜17は、例えば、SiO2膜、Si3Ｎ4膜及びSiO2膜
の３層積層膜からなり、情報蓄積用容量素子を構成する
ようになっている。
18A,18Bは導電層であり、フィールド絶縁膜３又は絶
縁膜17の上部に設けられている。
導電層18Aは、保護抵抗素子Ｒ1を構成するようになっ
ている。
導電層18Bは、情報蓄積用容量素子のプレート電極を
構成するようになっている。
導電層18A,18Bは、例えば、前記導電層18A乃至18Cと
同様に、リン又はヒ素を高濃度に導入して低抵抗化した
多結晶シリコン膜で構成され、製造工程における第１層
目の導電層形成工程で形成されている。
DRAMのメモリセルの情報蓄積用容量素子Ｃは、主とし
て、ウエル領域２、絶縁膜17及び導電層18Bによって構
成されている。
19A乃至19Cは導電層であり、絶縁膜５又は絶縁膜11の
所定の上部に延在して設けられている。
導電層19Aは、接続孔12を通して、保護抵抗素子Ｒ1と
なる導電層18Aと電気的に接続されており、外部端子BP
となる導電層16との間に設けられるようになっている。
導電層19Aは、導電層18Aと導電層16との接続部におけ
る抵抗値を小さくし、熱の発生を緩和するように構成さ
れている。
導電層19Bは、MISFETQn9のゲート電極を構成するよう
になっている。
導電層19Cは、所定方向の導電層19Bと一体化して電気
的に接続されており、ワード線WLを構成している。
導電層19A乃至19Cは、例えば、前記導電層6A乃至6Dと
同様に、リン又はヒ素を導入して低抵抗化した多結晶シ
リコン膜とその上の高融点金属のシリサイド膜とで構成
され、製造工程における第２層目の導電層形成工程で形
成される。
なお、DRAMのメモリセルは、MISFETQn9と情報蓄積用
容量素子Ｃとの直列接続によって構成されている。
以上説明したように、本実施例によれば、導電層18A
をｐ型不純物を導入して形成しないこと以外は前記実施
例Ｉと略同様の効果を得ることができる。
［参考例１］
本参考例１は、外部端子と保護抵抗素子との介在部
に、保護抵抗素子と略同一の導電層を利用して構成した
例について説明する。
第８図は、本発明の参考例１を説明するための半導体
集積回路装置の入力部を示す要部断面図である。
第８図において、20は導電層であり、フィールド絶縁
膜３の所定の上部に設けられている。
導電層20は、保護抵抗素子Ｒ1を構成するｐ型又はｎ
型の不純物を導入して適当な抵抗値に設定した多結晶シ
リコンからなる導電層20aと、外部端子BPを構成する導
電層16と導電層20aとの接続部に設けられた導電層20bと
によって構成されている。導電層20bは、例えば高融点
金属のシリサイド層からなる。
導電層20は、例えば、内部集積回路のMISFETのゲート
電極を構成する導電層と同一の導電層で形成される。導
電層20aは、保護抵抗素子Ｒ1形成部分の導電層20bを除
去して形成される。また、導電層20aの抵抗値は、例え
ば、イオン注入技術による不純物の導入量で制御され
る。
内部集積回路に２層の導電層を必要とせずに、１層の
導電層20で保護抵抗素子Ｒ1となる導電層20aと、接続部
の抵抗値を小さくする導電層20bとを形成することがで
きる。
［参考例２］
本参考例２は、保護抵抗素子を半導体領域で構成した
例について説明する。
第９図は、本発明の参考例２を説明するための半導体
集積回路装置の入力部を示す要部断面図である。
第９図において、9Aはｎ型又はｎ+型の半導体領域で
あり、保護抵抗素子Ｒ1を構成するようになっている。
半導体領域9Aは、内部回路のMISFETのソース領域又はド
レイン領域となる半導体領域７又は半導体領域９と同一
の製造工程によって形成する。
また、半導体領域9Aは、例えば、ｎ-型のウエル領域
で構成してもよい。
6Eは導電層であり、外部端子BPとなる導電層16と保護
抵抗素子Ｒ1となる半導体領域9Aとの間に設けられてい
る。導電層6Eは、導電層16と半導体領域9Aとの接続部の
抵抗値を小さくし、熱の発生を緩和するように構成され
ている。
導電層6Eは、内部回路のMISFETのゲート電極となる実
施例Ｉの導電層6Aと同一の製造工程によって形成され
る。
［効果］
以上説明したように、本願において開示された新規な
技術によれば、以下に述べる効果を得ることができる。
（１） 外部端子と抵抗素子とを電気的に接続してなる
半導体集積回路装置において、それらの中間に他の導電
層を介在させ、前記外部端子と抵抗素子とを電気的に接
続することにより、接続部における抵抗値を小さくでき
るので、熱の発生を緩和することができる。
（２） 前記（１）により、接続部における静電気破壊
耐圧強度を向上することができるので、接続部の損傷、
破壊を防止することができる。
（３） 前記（２）により、静電気破壊に対する半導体
集積回路装置の電気的信頼性を向上することができる。
（４） 外部端子と抵抗素子とを電気的に接続してなる
半導体集積回路装置において、前記外部端子と抵抗素子
との介在部に、それらの中間の抵抗値を有する内部集積
回路を構成する導電層と同一の製造工程で導電層を形成
することにより、製造工程を増加させないで、接続部に
おける抵抗値を小さくできるので、熱の発生を緩和する
ことができる。
以上、本発明者によってなされた発明を、前記実施例
にもとずき具体的に説明したが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、主として、SRAM又
はDRAMを備えた半導体集積回路装置に適用した例につい
て説明したが、例えば、EPROM（Erasable and Programm
able Read Only Memory）を備えた半導体集積回路装置
に適用してもよい。この場合には、保護抵抗素子を電界
効果トランジスタのフローティングゲート電極で構成
し、外部端子と保護抵抗素子との中間の抵抗値を有する
導電層をコントロールゲート電極又はワード線で構成
し、該導電層をそれらの介在部に設ければよい。
また、前記実施例は、本発明を、半導体集積回路装置
の入力部に適用した例について説明したが、その出力部
に適用してもよい。具体的には、外部端子と、出力段回
路のMISFETを構成するソース領域又はドレイン領域との
介在部に、それらの中間の抵抗値を有する導電層を設け
る。また、電源電圧に接続される外部端子と、該外部端
子に接続されるMISFETのソース領域又はドレイン領域と
の介在部に、それらの中間の抵抗値を有する導電層を設
けてもよい。
Description: TECHNICAL FIELD The present invention relates to a technology effective when applied to a semiconductor integrated circuit device, and particularly to a technology effective when applied to a technology for preventing electrostatic breakdown of a semiconductor integrated circuit device. It is about technology. [Background Art] A semiconductor integrated circuit device provided with an MISFET is liable to cause a phenomenon that an input stage circuit of an internal circuit is destroyed by excessive static electricity, that is, a so-called electrostatic breakdown. Therefore, it is necessary to insert an electrostatic breakdown preventing circuit between the external terminal (bonding pad) and the input stage circuit to prevent the electrostatic breakdown (for example,
Asakura Shoten, published on June 30, 1981, Integrated Circuit Application Handbook, pp.731-732. The electrostatic breakdown prevention circuit includes a protection resistor element for blunting an excessive current and a clamping MISFET for clamping an excessive voltage. The following has been clarified by experiments performed by the present inventor in such a technique. The resistance value at the connection between the external terminal side wiring made of aluminum and the protection resistance element made of polycrystalline silicon, that is, the value of the contact resistance is several hundred [Ωμ].
m 2 ]. As the wiring or the element is miniaturized, this resistance value cannot be ignored, and excessive heat is generated at the connection portion (contact portion) due to the input of an excessive current. Therefore, there is a problem that the electrical reliability of the semiconductor integrated circuit device with respect to the electrostatic breakdown is reduced because the connection portion is easily damaged or broken. In addition, the protection resistance element composed of a polycrystalline silicon film has a larger size than that composed of a semiconductor region (diffusion layer).
Since there are few heat release paths, the above problem is likely to occur. [Object of the Invention] An object of the present invention is to provide a technique capable of improving the electrical reliability against electrostatic breakdown in a semiconductor integrated circuit device. Another object of the present invention is to provide a semiconductor integrated circuit device,
It is an object of the present invention to provide a technique capable of improving electrical reliability with respect to electrostatic breakdown without increasing the number of manufacturing steps. The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings. [Summary of the Invention] Of the inventions disclosed in the present application, the summary of a representative invention will be briefly described as follows. That is, the electrical connection between the external terminal and the resistor is
A part of the conductive layer having an intermediate resistance value between the resistance value of the external terminal and the resistance value of the resistance element is brought into contact with the external terminal and electrically connected thereto, and the other part of the conductive layer is connected to the resistance element. Are electrically connected by making contact with a part of the conductive layer, and the contact resistance between the external terminal and the conductive layer is made smaller than the contact resistance between the conductive layer and the resistance element. As a result, the resistance value at the connection portion can be reduced and the generation of heat can be reduced, so that damage and destruction of the connection portion can be prevented, and the electrical reliability of the semiconductor integrated circuit device against electrostatic breakdown can be improved. it can. Hereinafter, the configuration of the present invention, the present invention, SRAM (S tat
ic R andom A ccess M emory) , DRAM (D ynamic R andom A cc
ess M emory) will be described together with an embodiment applied to the present invention. Embodiment I FIGS. 1 to 6 are views of a semiconductor integrated circuit device provided with an SRAM for explaining Embodiment I of the present invention.
FIG. 2 is an equivalent circuit diagram showing an input unit (peripheral circuit), FIG. 2 is an equivalent circuit diagram showing a memory cell of an SRAM (internal integrated circuit), and FIG. 3 shows a specific configuration of FIG. FIG. 4 is a cross-sectional view taken along a line IVa-IVa and a line IVb-IVb of FIG. 3, and FIG. 5 is a plan view of a main part showing a specific configuration of FIG. FIG. 6 is a sectional view taken along the line VI-VI in FIG. 3 and 5 do not show an insulating film other than the field insulating film provided between the conductive layers in order to make the configuration of the present embodiment easy to understand. In all the drawings of the embodiments, those having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted. In FIG. 1, BP is an external terminal for an input signal. Qn 1 is n-channel MISFET, Qp is the p-channel MISFET, constitute an inverter circuit of CMIS. The input stage circuit I includes MISFETs Qn 1 and Qp. Pout is a terminal for an output signal of the input stage circuit I. Vcc,
Vss is a power supply voltage terminal. For example, a voltage of about 5 [V] is applied to the power supply voltage terminal Vcc, and the power supply voltage terminal Vss
For example, a voltage of about 0 [V] is applied to the circuit. Qn 2 , Qn 3 , and Qn 4 are n-channel MISFETs, and constitute a clamping MISFET for clamping an excessive current. R 1 and R 2 are protection resistance elements for blunting excessive current. The electrostatic breakdown prevention circuit II includes MISFETs Qn 2 , Qn 3 , Qn 4 and protection resistance elements R 1 , R 2 , and is provided between the external terminal BP and the input stage circuit I. In FIG. 2, Qn 5 and Qn 6 are n-channel MISFETs, R 3 and Rn.
Reference numeral 4 denotes a high-resistance load element, which constitutes a flip-flop circuit having a pair of input / output terminals. Qn 7 and Qn 8 are n-channel MISFETs, which constitute a switching MISFET connected to a pair of input / output terminals. DL and ▲ ▼ are data lines, and WL is a word line. SRAM memory cells consist of flip-flop circuits and MISFETs.
It is formed by Qn 7, Qn 8. A plurality of memory cells are arranged at predetermined intersections between the data lines DL, ▲ ▼ and the word lines WL, and constitute a memory cell array. Next, a specific configuration will be described with reference to FIGS. 1 is an n - type semiconductor substrate made of single crystal silicon, 2
Is a p − -type well region provided on a predetermined main surface portion of the semiconductor substrate 1 and constitutes a CMIS. Reference numeral 3 denotes a field insulating film, which is provided above a predetermined main surface of the semiconductor substrate 1 or the well region 2. Reference numeral 4 denotes a p-type channel stopper region, which is provided on the main surface of the well region 2 below the field insulating film 3. The field insulating film 3 and the channel stopper region 4 are configured to electrically isolate semiconductor elements such as MISFETs. Reference numeral 5 denotes an insulating film, which is provided above the main surface of the semiconductor substrate 1 or the well region 2 in the semiconductor element formation region. The insulating film 5 mainly constitutes a gate insulating film of the MISFET. 5A is a connection hole provided by removing a predetermined portion of the insulating film 5. The connection hole 5A is configured to electrically connect a wiring formed of the same conductive layer as the gate electrode of the MISFET to a source region or a drain region. Reference numerals 6A to 6D denote conductive layers, which are provided on predetermined upper portions of the field insulating film 3 or the insulating film 5. The conductive layer 6A mainly constitutes a wiring or the like connected to the well region 2 (the n + semiconductor region formed by the conductive layer 6A) through the gate electrode of the MISFET or the connection hole 5A. The conductive layer 6B includes an external terminal BP and a protective resistance element R 1 described later.
And is provided between them. Conductive layer 6B
Are configured to reduce the resistance value at those electrical connections and reduce heat generation. The conductive layer 6C is a MISFET for switching SRAM memory cells.
It is integrated with and electrically connected to the conductive layer 6A (gate electrode) constituting Qn 7 and Qn 8 , and is provided extending in a predetermined direction. The conductive layer 6C constitutes a word line WL of the SRAM. The conductive layer 6D is connected to the n + type semiconductor region 9 through the connection hole 5A.
And is provided to extend substantially in the same direction as the conductive layer 6C. The conductive layer 6D forms a wiring for a power supply voltage (Vss) connected to a memory cell of the SRAM. The conductive layers 6A to 6D are made of a high melting point metal silicide (MoSi 2 , TaSi
2 , a TiSi 2 , WSi 2 ) film 6b is used. After the conductive layer 6a is formed by a CVD technique, phosphorus or arsenic may be introduced at a high concentration to reduce the resistance. That is, the resistance of the conductive layer 6a is reduced by the n-type impurity. The conductive layer 6b may be formed by a sputtering technique, and the conductive layers 6A to 6D
Is set to, for example, a resistance value of about 2 to 5 [Ω / □]. Then, the conductive layers 6A to 6D are formed in the first conductive layer forming step in the manufacturing process. That is, the conductive layer 6B to reduce the resistance value at the connection between the external terminals BP and the protective resistance element R 1 can be configured in the same manufacturing process and the conductive layer 6C such as a word line WL. Thus, the conductive layer 6B can be provided without increasing the number of manufacturing steps. The conductive layers 6A to 6D are a polycrystalline silicon film doped with an n-type impurity (phosphorous or arsenic) having a small resistance of about 30 [Ω / □] or less, and a resistance of about 0.3 to 1 [Ω / □]. Value single layer refractory metal (Mo, Ta, Ti, W) film, 1-2 [Ω /
□] A high melting point metal film is provided on a single layer of a high melting point metal silicide film or a polycrystalline silicon film having a resistance value of about 2
A laminated film having a resistance value of about 5 [Ω / □] may be used. All of these materials have a contact resistance smaller than the contact resistance (work function Φ B ) between the polycrystalline silicon film (conductive layer 13A described later) having a resistance value of 100 to 200 [Ω / □] and the aluminum layer, It has something between layers. Reference numeral 7 denotes an n-type semiconductor region, which is provided mainly on the main surface of the well region 2 on both sides of the conductive layer 6A. The semiconductor region 7 constitutes a source region or a drain region, and constitutes a MISFET having an LDD structure. The semiconductor region 7 mainly includes the conductive layers 6A to 6A
D. Using the field insulating film 3 as a mask for introducing impurities, for example, arsenic ions are introduced by an ion implantation technique, and are formed by stretching and diffusion. Reference numeral 8 denotes a mask for introducing impurities, which is provided on both sides of the conductive layers 6A to 6D. The impurity introduction mask 8 mainly constitutes a substantial source region or a drain region of the MISFET having the LDD structure. The impurity introduction mask 8 is formed, for example, by performing an anisotropic etching technique on an insulating film formed by the CVD technique. 9,9G is an n + type semiconductor region. The semiconductor region 9 is
It is provided on the main surface of the well region 2 on both sides of the conductive layers 6A and 6D via the impurity introduction mask 8. Semiconductor region 9
Mainly constitute a substantial source or drain region of the n-channel MISFET. The semiconductor region 9G is provided on the main surface of the semiconductor substrate 1 so as to surround the well region 2 so as to be electrically connected thereto. The power supply voltage Vcc is applied to the semiconductor region 9G to form a guard band that stably holds the potential of the semiconductor substrate 1. 10G is a p + type semiconductor region. The semiconductor region 10G is provided on the main surface of the peripheral portion of the well region 2 so as to be electrically connected thereto. Semiconductor area 10
G is applied to the power supply voltage Vss, and forms a guard band that stably holds the potential of the well region 2. N-channel MISFET Qn 1 Qn 8 of LDD structure constituting the peripheral circuit and the internal circuit is mainly well region 2, the insulating film 5, the conductive layer 6A, a pair of semiconductor regions 9 and the semiconductor regions 9
And a region where a channel is formed. MISFETQn 1 with LDD structure
Qn 8 can reduce the impurity concentration gradient at the pn junction formed by the semiconductor region 9 serving as the drain region and the well region 2, so that the electric field intensity can be reduced. Therefore, MISFET Qn 1 Qn 8 of LDD structure, it is possible to suppress the deterioration over time in the threshold voltage due to hot carriers. In this embodiment, the LDD structure is used for the MISFETs constituting the peripheral circuit and the internal integrated circuit, but the LDD structure does not have to be used for part or all of the MISFET. Protective resistance element R that constitutes electrostatic discharge protection circuit II
Reference numeral 2 denotes a semiconductor region 9 provided in the well region 2. The protective resistance element R 2 and becomes semiconductor region 9 is constituted by a semiconductor region 9 and the same manufacturing process as the source region or the drain region of the MISFET Qn 1 Qn 8. Reference numeral 11 denotes an insulating film provided so as to cover the semiconductor element. The insulating film 11 is configured to electrically separate the semiconductor element or the lower conductive layer from the upper conductive layer. Reference numeral 12 denotes a connection hole, which is provided by removing the insulating films 5 and 11 above the predetermined semiconductor region 9 or removing the insulating film 11 above the conductive layer 6B. The connection hole 12 is configured to be electrically connected to a conductive layer provided above and a predetermined semiconductor region 9 or a conductive layer 6B. 13A to 13C are conductive layers, which are provided to extend over the insulating film 11. The conductive layer 13A has one end connected to the external terminal BP through the connection hole 12 and the conductive layer 6B, and the other end connected to the input stage circuit I. The conductive layer 13A is adapted to constitute a protection resistor element R 1. The conductive layer 13A is, for example, a polycrystalline silicon film having a resistance value of about 100~200 [Ω / □] formed by a CVD technique, the protective resistance element R 1 is 0.5-2
The resistance is set to about [KΩ]. The conductive layer 13B has one end connected to the semiconductor region 9 through the connection holes 5A and 12 and the other end connected to a power supply voltage (Vcc) wiring. The conductive layer 13B constitutes high resistance load elements R 3 and R 4 . Conductive layer 13B
For example, using a polycrystalline silicon film formed by a CVD technique and introducing no impurities, the high resistance load elements R 3 and R 4 are:
The resistance value is set to about 1 [GΩ]. The conductive layer 13C has one end connected to the other end of the conductive layer 13B, and the other end connected to the power supply voltage Vcc. Conductive layer 13C
Constitutes a wiring for a power supply voltage (Vcc). The conductive layer 13C was formed by, for example, a CVD technique.
A polycrystalline silicon film having a resistance value of 100 to 200 [Ω / □] is used. The conductive layers 13A and 13C are formed by a second conductive layer forming step in the manufacturing process. Since the resistance of the conductive layer 13C can be ignored with respect to the conductive layer 13B, the resistance value of the conductive layer 13A to the resistor R 1 may be formed in a small area impurities (As, P)
The resistance value is controlled by the introduction amount of. When introducing the impurity, the conductive layer 13B is masked so that the impurity is not introduced. Reference numeral 14 denotes an insulating film, which is provided so as to cover the conductive layers 13A to 13C. The insulating film 14 is configured to electrically separate the conductive layers 13A to 13C from the conductive layer provided thereon. Reference numeral 15 denotes a connection hole, which is provided by removing the insulating films 5, 11, 14 above the predetermined semiconductor regions 9, 9G, 10G or removing the insulating films 11, 14 above the predetermined conductive layer 6B. ing. Reference numeral 16 denotes a conductive layer, which is electrically connected to predetermined semiconductor regions 9, 9G, 10G and the conductive layer 6B through the connection holes 15, and is provided to extend over the insulating film. The conductive layer 16 constitutes external terminals (BP), wiring, wiring for power supply voltages (Vcc, Vss), data lines (DL, ▲ ▼), and the like. The conductive layer 16 is formed by a third conductive layer forming step in the manufacturing process, and is, for example, an aluminum film having a resistance value of about several [μΩ-cm] or an aluminum film containing moderately impurities (Si, Cu). Is used. An external terminal BP or a conductive layer 16 made of aluminum to be a wiring connected to the external terminal BP and a protective resistance element R 1 (conductive) made of polycrystalline silicon doped with phosphorus or arsenic having a resistance of about 100 to 200 [Ω / □]. One connection with the layer 13A) has a high resistance value of about several hundred [Ω · μm 2 ]. For this reason,
As shown in Table 1 at the end of the specification, external terminals
When a large energy is applied to the BP,
Causes damage or destruction (x mark). In order not to cause damage or destruction at the connection part (◎, ○)
The conductive layer 13A needs to have a resistance value of about 80 [Ω / □] or less. That is, it is necessary to avoid that the aluminum of the conductive layer 16 sinters to the conductive layer 13A in a later heat treatment step and acts as a p-type impurity to increase the resistance of the conductive layer 13A. However, configuring the protective resistance element R 1 at such a low resistance, its occupation area is increased hinder improve integration. Therefore, in this embodiment, the first conductive layer 6B is provided between the third conductive layer 16 and the second conductive layer 13A. The contact resistance between the conductive layers 16 and 13 or the contact potential difference (or work function Φ B ) is smaller than that between the conductive layers 6B and 13 and between the conductive layers 6B and 16. Thereby, the connecting portions of the conductive layer 16 and the conductive layer 6B and the connecting portions of the conductive layer 6B and the conductive layer 13A can be several to several tens [Ω · μ
m 2 ]. This is because the work function difference between the connection portions is reduced, and it is not necessary to consider aluminum sintering in the subsequent heat treatment step. Thereby, generation of heat can be reduced. That is, since damage or destruction at the connection portion can be prevented, the electrostatic breakdown strength can be improved. Further, by using the silicide layer as a bypass means for connecting the wiring of the resistance R 1 and the external terminal side,
It is possible to prevent silicon in the aluminum wiring 16 from being deposited in the connection hole 15 during the subsequent heat treatment. Silicon grains in the connection holes are not preferred because they cause an increase in connection resistance. The use of a silicide layer is effective when a small amount (for example, 0.1 to 1.0% by weight) of silicon is contained in an aluminum wiring. In addition, since the conductive layer 6B can be formed by the same manufacturing process as the conductive layers 6A, 6C, and 6D constituting the SRAM (internal integrated circuit), the number of manufacturing steps does not increase. Also,
The conductive layer 13A can be formed by introducing a p-type impurity. Embodiment II Embodiment II shows an example in which the present invention is applied to a semiconductor integrated circuit device having a DRAM. FIG. 7 is a sectional view of a principal part of a semiconductor integrated circuit device having a DRAM for explaining Embodiment II of the present invention. The left figure shows an input unit (peripheral circuit), and the right figure shows a DRAM ( 2 shows a memory cell of an internal integrated circuit. In FIG. 7, reference numeral 17 denotes an insulating film, which is provided above the main surface of the well region 2 in the information storage capacitor element forming region. The insulating film 17 is composed of, for example, a three-layer laminated film of an SiO 2 film, a Si 3 N 4 film, and an SiO 2 film, and constitutes an information storage capacitor. 18A and 18B are conductive layers provided on the field insulating film 3 or the insulating film 17. The conductive layer 18A is adapted to constitute a protection resistor element R 1. The conductive layer 18B constitutes a plate electrode of the information storage capacitor. The conductive layers 18A and 18B are made of, for example, a polycrystalline silicon film in which phosphorus or arsenic is introduced at a high concentration to reduce the resistance, as in the case of the conductive layers 18A to 18C. It is formed in a layer forming step. The information storage capacitive element C of the DRAM memory cell mainly includes the well region 2, the insulating film 17, and the conductive layer 18B. Reference numerals 19A to 19C denote conductive layers, which are provided to extend over predetermined portions of the insulating film 5 or the insulating film 11. The conductive layer 19A is connected through a hole 12, which is connected protective resistor element R 1 to become conductive layer 18A and electrically, the external terminals BP
And a conductive layer 16 to be provided. The conductive layer 19A is configured to reduce a resistance value at a connection portion between the conductive layer 18A and the conductive layer 16, and to reduce generation of heat. The conductive layer 19B is adapted to constitute a gate electrode of the MISFET Qn 9. The conductive layer 19C is integrated with and electrically connected to the conductive layer 19B in a predetermined direction, and forms a word line WL. The conductive layers 19A to 19C are, for example, similarly to the conductive layers 6A to 6D, formed of a polycrystalline silicon film in which phosphorus or arsenic is introduced to reduce the resistance and a silicide film of a high melting point metal thereon, and manufactured. It is formed in the second conductive layer forming step in the step. The memory cell of the DRAM is configured by connecting the MISFET Qn 9 and the information storage capacitor C in series. As described above, according to the present embodiment, the conductive layer 18A
Can be obtained in substantially the same manner as in Example I except that p is not formed by introducing a p-type impurity. Reference Example 1 In this reference example 1, an example will be described in which an intervening portion between an external terminal and a protective resistance element is formed using substantially the same conductive layer as the protection resistance element. FIG. 8 is a cross-sectional view of a main part showing an input unit of a semiconductor integrated circuit device for explaining a first embodiment of the present invention. In FIG. 8, reference numeral 20 denotes a conductive layer, which is provided on a predetermined upper portion of the field insulating film 3. Conductive layer 20, p-type or n constituting the protective resistance element R 1
A conductive layer 20a made of polycrystalline silicon set to an appropriate resistance value by introducing a type impurity, and a conductive layer 20b provided at a connection portion between the conductive layer 16 and the conductive layer 20a constituting the external terminal BP. It is configured. The conductive layer 20b is made of, for example, a refractory metal silicide layer. The conductive layer 20 is formed of, for example, the same conductive layer as the conductive layer forming the gate electrode of the MISFET of the internal integrated circuit. The conductive layer 20a is a conductive layer 20b of the protective resistance element R 1 forming part formed by removing. Further, the resistance value of the conductive layer 20a is controlled by, for example, the amount of impurities introduced by an ion implantation technique. Forming a conductive layer 20a to be the protective resistance element R1 with one conductive layer 20 and a conductive layer 20b to reduce the resistance of the connection part without requiring two conductive layers in the internal integrated circuit. Can be. Reference Example 2 In the present reference example 2, an example in which a protection resistor element is configured by a semiconductor region will be described. FIG. 9 is a cross-sectional view of a main part showing an input unit of a semiconductor integrated circuit device for explaining a second embodiment of the present invention. In Figure 9, 9A is a semiconductor region of n-type or n + -type, so as to constitute a protective resistance element R 1.
The semiconductor region 9A is formed by the same manufacturing process as the semiconductor region 7 or the semiconductor region 9 serving as the source or drain region of the MISFET of the internal circuit. Further, the semiconductor region 9A may be formed of, for example, an n − -type well region. 6E is a conductive layer, is provided between the semiconductor region 9A serving as a conductive layer 16 serving as the external terminals BP and the protective resistance element R 1. The conductive layer 6E is configured to reduce the resistance value of the connection between the conductive layer 16 and the semiconductor region 9A, and to reduce the generation of heat. The conductive layer 6E is formed by the same manufacturing process as the conductive layer 6A of the embodiment I which becomes the gate electrode of the MISFET of the internal circuit. [Effects] As described above, according to the novel technology disclosed in the present application, the following effects can be obtained. (1) In a semiconductor integrated circuit device in which an external terminal and a resistive element are electrically connected, another conductive layer is interposed therebetween to electrically connect the external terminal and the resistive element. Since the resistance value at the connection portion can be reduced, the generation of heat can be reduced. (2) According to the above (1), it is possible to improve the electrostatic breakdown withstand strength at the connection part, so that damage to the connection part,
Destruction can be prevented. (3) According to (2), the electrical reliability of the semiconductor integrated circuit device against electrostatic breakdown can be improved. (4) In a semiconductor integrated circuit device in which an external terminal and a resistive element are electrically connected, a conductive part forming an internal integrated circuit having an intermediate resistance value between the external terminal and the resistive element is provided in an intervening portion between the external terminal and the resistive element. By forming the conductive layer in the same manufacturing step as the layer, the resistance value at the connection portion can be reduced without increasing the number of manufacturing steps, so that generation of heat can be reduced. As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications may be made without departing from the spirit of the invention. Of course, it can be deformed. For example, the embodiment of the present invention, mainly, have been described as being applied to a semiconductor integrated circuit device having an SRAM or DRAM, for example, EPROM (E rasable and P rogramm
able R ead O nly M emory) may be applied to a semiconductor integrated circuit device provided with a. In this case, the protection resistance element is constituted by a floating gate electrode of a field-effect transistor, and the conductive layer having an intermediate resistance value between the external terminal and the protection resistance element is constituted by a control gate electrode or a word line. May be provided at those intervening portions. Further, in the above-described embodiment, an example has been described in which the present invention is applied to the input unit of the semiconductor integrated circuit device. However, the present invention may be applied to the output unit. Specifically, a conductive layer having an intermediate resistance value is provided in an intervening portion between the external terminal and the source region or the drain region constituting the MISFET of the output stage circuit. Further, a conductive layer having an intermediate resistance value may be provided in an intervening portion between the external terminal connected to the power supply voltage and the source region or the drain region of the MISFET connected to the external terminal.
【図面の簡単な説明】
第１図乃至第６図は、本発明の実施例Ｉを説明するため
の半導体集積回路装置の図であり、
第１図は、入力部を示す等価回路図、
第２図は、SRAMのメモリセルを示す等価回路図、
第３図は、第１図の具体的な構成を示す要部平面図、
第４図は、第３図のIVa-IVa切断線及びIVb-IVb切断線に
おける断面図、
第５図は、第２図の具体的な構成を示す要部平面図、
第６図は、第５図のVI-VI切断線における断面図、
第７図は、本発明の実施例IIを説明するための半導体集
積回路装置の要部断面図、
第８図は、本発明の参考例１を説明するための半導体集
積回路装置の入力部を示す要部断面図、
第９図は、本発明の参考例２を説明するための半導体集
積回路装置の入力部を示す要部断面図である。
図中、Qn,Qp……MISFET、Ｉ……入力段回路、Vcc,Vss…
…電源電圧端子、Ｒ……抵抗素子、II……静電気破壊防
止回路、BP……外部端子、DL……データ線、WL……ワー
ド線、１……半導体基板、２……ウエル領域、6,13,16,
18,19,20……導電層、９……半導体領域である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 to FIG. 6 are views of a semiconductor integrated circuit device for explaining Embodiment I of the present invention, FIG. 1 is an equivalent circuit diagram showing an input unit, FIG. 2 is an equivalent circuit diagram showing a memory cell of the SRAM, FIG. 3 is a plan view of a main part showing a specific configuration of FIG. 1, and FIG. 4 is a section line IVa-IVa and IVb of FIG. FIG. 5 is a cross-sectional view taken along the line VI-VI of FIG. 5, FIG. 5 is a plan view of a main part showing a specific configuration of FIG. 2, FIG. FIG. 8 is a cross-sectional view of a main part of a semiconductor integrated circuit device for explaining Embodiment II of the present invention. FIG. 8 is a cross-sectional view of a main part showing an input unit of the semiconductor integrated circuit device for explaining a first embodiment of the present invention. FIG. 9 is a cross-sectional view of a main part showing an input unit of a semiconductor integrated circuit device for explaining a second embodiment of the present invention. In the figure, Qn, Qp: MISFET, I: Input stage circuit, Vcc, Vss ...
... Power supply voltage terminal, R ... Resistance element, II ... Electrostatic discharge prevention circuit, BP ... External terminal, DL ... Data line, WL ... Word line, 1 ... Semiconductor substrate, 2 ... Well region, 6 , 13,16,
18, 19, 20... Are conductive layers, 9 are semiconductor regions.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４９１ (56)参考文献 特開 昭59−107555（ＪＰ，Ａ) 特開 昭59−227153（ＪＰ，Ａ) 特開 昭60−15973（ＪＰ，Ａ) 特開 昭60−37744（ＪＰ，Ａ)────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identifications FI H01L 27/10 491 (56) reference JP Akira 59-107555 (JP, a) JP Akira 59-227153 (JP, a) JP-A-60-15973 (JP, A) JP-A-60-37744 (JP, A)
Claims (1)
回路用の所望の抵抗値を有する抵抗素子を備え、前記抵
抗素子を覆うように層間絶縁膜が形成され、前記抵抗素
子の一部が前記層間絶縁膜の接続孔を通じてアルミニウ
ムまたは不純物を含有するアルミニウムよりなる外部端
子に電気的に接続され、 前記半導体基板の主面内に設けられた静電破壊防止回路
用のクランプ用MISFETの半導体領域を有し、前記抵抗素
子の他部が、前記半導体領域に電気的に接続されてなる
半導体集積回路装置であって、 前記外部端子と前記抵抗素子の一部との電気的な接続
は、前記外部端子の抵抗値と前記抵抗素子の抵抗値との
中間の抵抗値を有した導電層の一部と前記外部端子とを
接触させて電気的に接続し、その導電層の他部と前記抵
抗素子の一部とを接触させて電気的に接続し、前記外部
端子と前記導電層との接触抵抗値は、前記導電層と前記
抵抗素子との接触抵抗値よりも小さいことを特徴とする
半導体集積回路装置。 ２．前記半導体領域は、出力回路のMISFETのドレイン領
域を構成してなることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置。 ３．前記半導体領域は、電源電圧に電気的に接続される
MISFETのソース領域又はドレイン領域を構成してなるこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置。(57) [Claims] A resistive element having a desired resistance value for an electrostatic discharge protection circuit is provided on a main surface of the semiconductor substrate via an insulating film, and an interlayer insulating film is formed so as to cover the resistive element; Is electrically connected to an external terminal made of aluminum or aluminum containing impurities through a connection hole of the interlayer insulating film, and a semiconductor of a clamping MISFET for an electrostatic breakdown prevention circuit provided in a main surface of the semiconductor substrate. A semiconductor integrated circuit device having a region, wherein the other part of the resistance element is electrically connected to the semiconductor region, wherein an electrical connection between the external terminal and a part of the resistance element includes: A part of the conductive layer having an intermediate resistance value between the resistance value of the external terminal and the resistance value of the resistance element and the external terminal are brought into contact and electrically connected to each other, and the other part of the conductive layer and the Contact a part of the resistance element Electrically connecting Te, the contact resistance between the external terminal and the conductive layer, a semiconductor integrated circuit device, wherein the smaller than the contact resistance value of the conductive layer and the resistive element. 2. 2. The semiconductor device according to claim 1, wherein said semiconductor region forms a drain region of a MISFET of an output circuit.
Item 13. The semiconductor integrated circuit device according to Item 1. 3. The semiconductor region is electrically connected to a power supply voltage
2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device comprises a source region or a drain region of the MISFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082455A JP2763877B2 (en) | 1985-04-19 | 1985-04-19 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082455A JP2763877B2 (en) | 1985-04-19 | 1985-04-19 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241963A JPS61241963A (en) | 1986-10-28 |
| JP2763877B2 true JP2763877B2 (en) | 1998-06-11 |
Family
ID=13774987
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107555A (en) * | 1982-12-03 | 1984-06-21 | Fujitsu Ltd | Semiconductor device |
| JPS59227153A (en) * | 1983-06-07 | 1984-12-20 | Seiko Epson Corp | Mos type semiconductor integrated circuit device |
-
1985
- 1985-04-19 JP JP60082455A patent/JP2763877B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61241963A (en) | 1986-10-28 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |