JP2755222B2 - ラッチアップ防止回路 - Google Patents
ラッチアップ防止回路Info
- Publication number
- JP2755222B2 JP2755222B2 JP7241326A JP24132695A JP2755222B2 JP 2755222 B2 JP2755222 B2 JP 2755222B2 JP 7241326 A JP7241326 A JP 7241326A JP 24132695 A JP24132695 A JP 24132695A JP 2755222 B2 JP2755222 B2 JP 2755222B2
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- JP
- Japan
- Prior art keywords
- power supply
- pin
- latch
- package
- plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Emergency Protection Circuit Devices (AREA)
- Amplifiers (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の属する技術分野】本発明は、マザーボードとプ
ラグインパッケージを備えた装置において、装置の電源
を切断しないままプラグインパッケージを挿入／抜去す
るときに発生するＩＣ等のラッチアップを防止するため
の回路に関する。
ラグインパッケージを備えた装置において、装置の電源
を切断しないままプラグインパッケージを挿入／抜去す
るときに発生するＩＣ等のラッチアップを防止するため
の回路に関する。
【０００１】
【従来の技術】プラグインパッケージを挿入／抜去する
ときに発生するＩＣ等のラッチアップを防止するため、
従来は図２に示すような構成が用いられている。すなわ
ち、プラグインパッケージ１０において、両外側に形成
される電源ピン１とグランドピン２が、これらの間に形
成される信号ピン３より長く形成されている。
ときに発生するＩＣ等のラッチアップを防止するため、
従来は図２に示すような構成が用いられている。すなわ
ち、プラグインパッケージ１０において、両外側に形成
される電源ピン１とグランドピン２が、これらの間に形
成される信号ピン３より長く形成されている。
【０００２】このためプラグインパッケージ１０の挿入
時、まず最初に電源ピン１とグランドピン２がマザーボ
ード１１側に接続され、その後に信号ピン３が接続す
る。またプラグインパッケージ１０の抜去時は信号ピン
３が先に抜け、その後電源が切断される。この構成によ
り異常電流の流入によるＩＣ等のラッチアップを防止し
ている。
時、まず最初に電源ピン１とグランドピン２がマザーボ
ード１１側に接続され、その後に信号ピン３が接続す
る。またプラグインパッケージ１０の抜去時は信号ピン
３が先に抜け、その後電源が切断される。この構成によ
り異常電流の流入によるＩＣ等のラッチアップを防止し
ている。
【０００３】
【発明が解決しようとする課題】図２の構成ではピンの
物理的な形状（長さ）により接続の順序が決まる。この
ため、図３のようにプラグインパッケージ１０をマザー
ボード１１に対して傾けて挿入／抜去するとき、電源と
信号線の接続と切断を定められた順序で行うことができ
ないという問題がある。
物理的な形状（長さ）により接続の順序が決まる。この
ため、図３のようにプラグインパッケージ１０をマザー
ボード１１に対して傾けて挿入／抜去するとき、電源と
信号線の接続と切断を定められた順序で行うことができ
ないという問題がある。
【０００４】
【課題を解決するための手段】本発明は、電源ピンとグ
ランドピンと信号ピンを備え、かつ挿入、抜去可能なプ
ラグインパッケージに搭載されるラッチアップ防止回路
であって、電源ピンの電源側から順に、電源ピンとグラ
ンドピンとの間に並列にリレーの電磁石駆動用コイルの
端子を接続し、次に電源ピンに直列にダイオードを接続
し、更にその次に電源ピンとグランドピンとの間に並列
にコンデンサを接続し、また各信号線に前記リレーの接
点端子を直列に接続した構成を備えている。また、同じ
ラッチアップ防止回路であって、電源ピンとグランドピ
ンと信号ピンを備え、かつ挿入、抜去可能なプラグイン
パッケージと接続するマザーボードに搭載され、電源ピ
ンの電源側から順に、スイッチを配置し、電源ピンとグ
ランドピンとの間に並列にリレーの電磁石駆動用コイル
の端子を接続し、次に電源ピンに直列にダイオードを接
続し、更にその次に電源ピンとグランドピンとの間に並
列にコンデンサを接続し、また各信号線に前記リレーの
接点端子を直列に接続した構成を備えたラッチアップ防
止回路である。本発明は、これらの構成により、確実に
電源と信号との接続を行うことができる。
ランドピンと信号ピンを備え、かつ挿入、抜去可能なプ
ラグインパッケージに搭載されるラッチアップ防止回路
であって、電源ピンの電源側から順に、電源ピンとグラ
ンドピンとの間に並列にリレーの電磁石駆動用コイルの
端子を接続し、次に電源ピンに直列にダイオードを接続
し、更にその次に電源ピンとグランドピンとの間に並列
にコンデンサを接続し、また各信号線に前記リレーの接
点端子を直列に接続した構成を備えている。また、同じ
ラッチアップ防止回路であって、電源ピンとグランドピ
ンと信号ピンを備え、かつ挿入、抜去可能なプラグイン
パッケージと接続するマザーボードに搭載され、電源ピ
ンの電源側から順に、スイッチを配置し、電源ピンとグ
ランドピンとの間に並列にリレーの電磁石駆動用コイル
の端子を接続し、次に電源ピンに直列にダイオードを接
続し、更にその次に電源ピンとグランドピンとの間に並
列にコンデンサを接続し、また各信号線に前記リレーの
接点端子を直列に接続した構成を備えたラッチアップ防
止回路である。本発明は、これらの構成により、確実に
電源と信号との接続を行うことができる。
【０００５】
【発明の実施の形態】本発明の実施例について図１を用
いて説明する。図１にプラグインパッケージの電源入力
部と信号入力部に配置された本発明のラッチアップ防止
回路の例を示す。電源ピン１において、電源側に、まず
電源に直列にコイル４を配置する。このコイル４は突入
電流防止のため配置することが望ましいものである。次
に、リレー５の磁石駆動用コイルの端子を電源ピン１と
グランドピン２の間に並列に配置する。さらに、電源に
直列にダイオード７を配置する。このダイオード７はプ
ラグインパッケージの抜去時にリレー５に電流が流れる
のを阻止する。さらに、電源に並列にコンデンサ８を配
置する。このコンデンサ８はプラグインパッケージの抜
去後、一定時間ＩＣに電流を供給する。また各信号線に
はリレー５の接点６端子が直列に配置されている。
いて説明する。図１にプラグインパッケージの電源入力
部と信号入力部に配置された本発明のラッチアップ防止
回路の例を示す。電源ピン１において、電源側に、まず
電源に直列にコイル４を配置する。このコイル４は突入
電流防止のため配置することが望ましいものである。次
に、リレー５の磁石駆動用コイルの端子を電源ピン１と
グランドピン２の間に並列に配置する。さらに、電源に
直列にダイオード７を配置する。このダイオード７はプ
ラグインパッケージの抜去時にリレー５に電流が流れる
のを阻止する。さらに、電源に並列にコンデンサ８を配
置する。このコンデンサ８はプラグインパッケージの抜
去後、一定時間ＩＣに電流を供給する。また各信号線に
はリレー５の接点６端子が直列に配置されている。
【０００６】次に、前記回路の動作について説明する。
プラグインパッケージを挿入し、電源ピン１とグランド
ピン２の間に電圧が印加されると、リレー５の磁石駆動
用コイルの端子に電圧が印加され、またコンデンサへの
充電が開始され、ＩＣ９にも電圧が印加される。リレー
５では磁石駆動用コイルの端子に電圧が印加された後コ
イルに電流が流れ、磁石が作動し、所定時間経過後にリ
レー５の接点６が閉じる。するとマザーボードからの信
号が信号ピン３を通ってＩＣ９に供給される。すなわ
ち、ＩＣ９にはまず電源が接続し、その後信号が接続す
る。プラグインパッケージをマザーボードから抜くとき
は、電源ピン１、グランドピン２、信号ピン３は同時に
切断される。この時、ＩＣ９と並列にコンデンサ８が配
置されており、所定の時間ＩＣ９には電圧が印加されれ
ている。この間にリレー５の接点６が開き、信号は切断
される。その後、ＩＣ９に印加されていた電圧が低下す
る。この際、ダイオード７はコンデンサ８の電荷がリレ
ー５のコイルに流れるのを阻止する。このようにプラグ
インパッケージを抜く場合は、先に信号が切断され、そ
の後電圧が切断される。
プラグインパッケージを挿入し、電源ピン１とグランド
ピン２の間に電圧が印加されると、リレー５の磁石駆動
用コイルの端子に電圧が印加され、またコンデンサへの
充電が開始され、ＩＣ９にも電圧が印加される。リレー
５では磁石駆動用コイルの端子に電圧が印加された後コ
イルに電流が流れ、磁石が作動し、所定時間経過後にリ
レー５の接点６が閉じる。するとマザーボードからの信
号が信号ピン３を通ってＩＣ９に供給される。すなわ
ち、ＩＣ９にはまず電源が接続し、その後信号が接続す
る。プラグインパッケージをマザーボードから抜くとき
は、電源ピン１、グランドピン２、信号ピン３は同時に
切断される。この時、ＩＣ９と並列にコンデンサ８が配
置されており、所定の時間ＩＣ９には電圧が印加されれ
ている。この間にリレー５の接点６が開き、信号は切断
される。その後、ＩＣ９に印加されていた電圧が低下す
る。この際、ダイオード７はコンデンサ８の電荷がリレ
ー５のコイルに流れるのを阻止する。このようにプラグ
インパッケージを抜く場合は、先に信号が切断され、そ
の後電圧が切断される。
【０００７】なお、この回路はプラグインパッケージの
電源入力部に形成されるのが望ましいが、マザーボード
に形成することもできる。この場合さらにこの回路の電
源側にスイッチを形成し、プラグインパッケージを挿入
後、スイッチをオンにして電源と接続させる。
電源入力部に形成されるのが望ましいが、マザーボード
に形成することもできる。この場合さらにこの回路の電
源側にスイッチを形成し、プラグインパッケージを挿入
後、スイッチをオンにして電源と接続させる。
【０００８】本発明の構成により、プラグインパッケー
ジを挿入、抜去する場合に、電源と信号の接続、切断の
順序が保たれる。
ジを挿入、抜去する場合に、電源と信号の接続、切断の
順序が保たれる。
【０００９】
【発明の効果】このように、本発明の回路によればマザ
ーボードとプラグインパッケージとの間に傾きがあった
場合でも、確実に電源と信号の接続、切断を確実に行う
ことができ、ＩＣ等のラッチアップを防止できる。
ーボードとプラグインパッケージとの間に傾きがあった
場合でも、確実に電源と信号の接続、切断を確実に行う
ことができ、ＩＣ等のラッチアップを防止できる。
【図１】本発明の一実施例の回路図である。
【図２】従来のプラグインパッケージとマザーボードと
の結合部を示す平面図。
の結合部を示す平面図。
【図３】従来のプラグインパッケージとマザーボードと
の結合部を示す平面図。
の結合部を示す平面図。
１ 電源ピン ２ グランドピン ３ 信号ピン ４ コイル ５ リレー ６ リレー接点 ７ 整流素子 ８ コンデンサ ９ ＩＣ １０ プラグインパッケージ １１ マザーボード
Claims (3)
- 【請求項１】電源ピンとグランドピンと信号ピンを備
え、かつ挿入、抜去可能なプラグインパッケージに搭載
されるラッチアップ防止回路であって、電源ピンの電源
側から順に、電源ピンとグランドピンとの間に並列にリ
レーの電磁石駆動用コイルの端子を接続し、次に電源ピ
ンに直列にダイオードを接続し、更にその次に電源ピン
とグランドピンとの間に並列にコンデンサを接続し、ま
た各信号線に前記リレーの接点端子を直列に接続した構
成を備えたことを特徴とするラッチアップ防止回路。 - 【請求項２】前記電源ピンにおいて、前記リレーより電
源側に直列にコイルを接続した請求項１に記載のラッチ
アップ防止回路。 - 【請求項３】電源ピンとグランドピンと信号ピンを備
え、かつ挿入、抜去可能なプラグインパッケージと接続
するマザーボードに搭載されるラッチアップ防止回路で
あって、電源ピンの電源側から順に、スイッチを配置
し、電源ピンとグランドピンとの間に並列にリレーの電
磁石駆動用コイルの端子を接続し、次に電源ピンに直列
にダイオードを接続し、更にその次に電源ピンとグラン
ドピンとの間に並列にコンデンサを接続し、また各信号
線に前記リレーの接点端子を直列に接続した構成を備え
たことを特徴とするラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241326A JP2755222B2 (ja) | 1995-09-20 | 1995-09-20 | ラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241326A JP2755222B2 (ja) | 1995-09-20 | 1995-09-20 | ラッチアップ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983163A JPH0983163A (ja) | 1997-03-28 |
| JP2755222B2 true JP2755222B2 (ja) | 1998-05-20 |
Family
ID=17072638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241326A Expired - Lifetime JP2755222B2 (ja) | 1995-09-20 | 1995-09-20 | ラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755222B2 (ja) |
-
1995
- 1995-09-20 JP JP7241326A patent/JP2755222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0983163A (ja) | 1997-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980203 |