JP2746010B2 - Multiple inverter device - Google Patents
Multiple inverter deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は、同期電動機の制御等
において使用される、直流から所定の周波数の交流電力
までの出力が可能な多重インバータ装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplex inverter device used for controlling a synchronous motor and capable of outputting from a DC to an AC power having a predetermined frequency.
【0002】[0002]
【従来の技術】直流電力を交流電力へ変換するインバー
タ装置によって同期電動機を駆動する場合に、容量が大
きいときや電圧の脈動分が問題となる場合にはインバー
タの多重化が行われ、インバータの交流出力波形を正弦
波に近づけることが行われる。このインバータの多重化
は、通常、複数台のインバータと多重化用の絶縁変圧器
とを用い、各インバータの出力電圧波形を適当な大き
さ、および位相差をもって加え合わせることによって達
成される。2. Description of the Related Art When a synchronous motor is driven by an inverter device for converting DC power into AC power, when the capacity is large or when the voltage pulsation becomes a problem, the inverters are multiplexed and the inverters are multiplexed. The AC output waveform is approximated to a sine wave. The multiplexing of the inverters is usually achieved by using a plurality of inverters and an insulating transformer for multiplexing, and adding the output voltage waveforms of the respective inverters with appropriate magnitudes and phase differences.
【0003】但し、同期電動機を駆動する場合、起動運
転時や低周波運転時に上記した絶縁変圧器が飽和してし
まう可能性があるので、複数台のインバータのうち1台
のインバータには絶縁変圧器を設けず、他のインバータ
にはその出力側に絶縁変圧器を設けるといった構成をと
る。そして、これら各絶縁変圧器の2次巻線と変圧器を
設けていないインバータの交流出力端子とを直列に接続
してインバータ装置を構成し、同期電動機の1相分の電
機子巻線と接続してインバータ装置から同期電動機各1
相分の電機子巻線へ電力を供給するようにしている。However, when a synchronous motor is driven, the above-mentioned insulating transformer may be saturated during a start-up operation or a low-frequency operation. No inverter is provided, and another inverter is provided with an isolation transformer on the output side. Then, the secondary winding of each of these insulating transformers and the AC output terminal of the inverter without the transformer are connected in series to form an inverter device, which is connected to the armature winding for one phase of the synchronous motor. From the inverter device to the synchronous motor
Power is supplied to the armature windings for the phases.
【0004】図4は例えば特開平3−70472号公報
に開示されたこの種従来の多重インバータ装置の構成を
示す図である。図において、1は交流電源、2はダイオ
ードによって構成され交流を直流に変換する整流器、3
は直流リアクトル、4,5はコンデンサで、整流器2の
直流側端子P,N間の直流電圧を2等分するとともに直
流リアクトル3と協働して整流された直流電圧を平滑化
する。FIG. 4 is a diagram showing a configuration of a conventional multiplex inverter device of this kind disclosed in, for example, Japanese Patent Application Laid-Open No. 3-70472. In the figure, 1 is an AC power supply, 2 is a rectifier configured by a diode and converting AC to DC, 3
Is a DC reactor, and capacitors 4 and 5 divide the DC voltage between the DC side terminals P and N of the rectifier 2 into two equal parts and cooperate with the DC reactor 3 to smooth the rectified DC voltage.
【0005】6は第1のインバータで、例えば図5
(1)のように構成されている。同図において、T1,
T2はスイッチング素子としての自己消弧形サイリスタ
であるGTO,D1,D2はダイオードである。整流器2
の直流側端子P,Nと入力端子601,602とがそれ
ぞれ接続され、出力端子603には、T1がON,T2が
OFFなら端子Pの電位が出力され、T1がOFF,T2
がONなら端子Nの電位が出力される。[0005] Reference numeral 6 denotes a first inverter.
It is configured as in (1). In the figure, T 1 ,
T 2 are GTO is self-extinguishing thyristor as a switching element, D 1, D 2 is a diode. Rectifier 2
Are connected to the input terminals 601 and 602, respectively, and the potential of the terminal P is output to the output terminal 603 if T 1 is ON and T 2 is OFF, and T 1 is OFF and T 2
Is ON, the potential of the terminal N is output.
【0006】図4に戻り、7,8は第2のインバータ
で、例えば図5(2)のように構成されている。同図に
おいて、T3〜T6はGTO、D3〜D6はダイオードで、
これら構成および動作は一般によく知られているので、
その説明は省略する。9,10は多重化のための絶縁変
圧器、11は各相電機子巻線11a,11b,11cと
回転子11dとを有する同期電動機で、1相分の電機子
巻線11aがインバータ装置の供給端子U1,U2と接続
されている。Returning to FIG. 4, reference numerals 7 and 8 denote second inverters, which are configured, for example, as shown in FIG. In the figure, T 3 through T 6 are GTO, in D 3 to D 6 are diodes,
Since these configurations and operations are generally well known,
The description is omitted. Reference numerals 9 and 10 denote insulating transformers for multiplexing, 11 denotes a synchronous motor having armature windings 11a, 11b and 11c for each phase and a rotor 11d. One armature winding 11a for one phase is used for an inverter device. It is connected to supply terminals U 1 and U 2 .
【0007】12は、回転子11dの空間的位置と回転
数とを検出する位置検出器、13は電機子巻線11aと
直列に接続されたシャント、14は電流検出器で、電機
子電流を制御信号に変換する。15は電流基準波発生器
で、位置検出器12からの位置検出信号に対応して正弦
波電流基準波形を発生する。16は減算器で、電流検出
器14からの制御信号と電流基準波発生器15からの正
弦波電流基準波形との減算を行い偏差信号を出力する。
17は電流制御要素で、減算器16からの偏差信号を増
幅してインバータ装置の電圧指令となるバイアス信号を
作成する。18は周波数が数百ヘルツ程度のいわゆるキ
ャリア信号を発生するキャリア信号発生器、19はゲー
ト信号発生器で、電流制御要素17からのバイアス信号
とキャリア信号発生器18からのキャリア信号とから各
インバータ6,7,8のGTOへのゲート信号を作成す
る。Reference numeral 12 denotes a position detector for detecting the spatial position and the number of rotations of the rotor 11d, 13 a shunt connected in series with the armature winding 11a, and 14 a current detector for detecting the armature current. Convert to control signal. Reference numeral 15 denotes a current reference wave generator which generates a sinusoidal current reference waveform corresponding to the position detection signal from the position detector 12. A subtractor 16 subtracts the control signal from the current detector 14 from the sine wave current reference waveform from the current reference wave generator 15 and outputs a deviation signal.
Reference numeral 17 denotes a current control element that amplifies the deviation signal from the subtractor 16 to create a bias signal that serves as a voltage command for the inverter device. Reference numeral 18 denotes a carrier signal generator that generates a so-called carrier signal having a frequency of about several hundred hertz. Reference numeral 19 denotes a gate signal generator. Gating signals to GTO of 6, 7, 8 are created.
【0008】次に動作につき図6の波形図をも参照して
説明する。この例では、図5に示すインバータ構成を採
用しているので、第2のインバータ7,8は第1のイン
バータ6に比較して2倍の出力電圧を発生することがで
きる。従って、第2のインバータ7,8のキャリア信号
103,105は第1のインバータ6のキャリア信号1
01の2倍の大きさとし、また、第2のインバータを2
台で構成していることとも関連して第1のインバータ6
のキャリア信号101と第2のインバータ7のキャリア
信号103とには45゜の位相差をもたせ、第2のイン
バータ7のキャリア信号103と第2のインバータ8の
キャリア信号105とには90゜の位相差をもたせてい
る。Next, the operation will be described with reference to the waveform diagram of FIG. In this example, since the inverter configuration shown in FIG. 5 is adopted, the second inverters 7 and 8 can generate twice the output voltage as compared with the first inverter 6. Therefore, the carrier signals 103 and 105 of the second inverters 7 and 8 are equal to the carrier signals 1 and 2 of the first inverter 6.
01, and the second inverter is 2
The first inverter 6
The carrier signal 101 of the second inverter 7 and the carrier signal 103 of the second inverter 7 have a phase difference of 45 °, and the carrier signal 103 of the second inverter 7 and the carrier signal 105 of the second inverter 8 have a phase difference of 90 °. It has a phase difference.
【0009】図6は電流制御要素17からの電圧指令で
あるバイアス信号がほぼ零の場合で、第1のインバータ
6の出力電圧107のみではキャリア信号周波数のリッ
プルが存在するが、第2のインバータ7,8の各出力電
圧108,109を加算することにより、多重インバー
タ装置としてのそれらの合成出力電圧110は図6
(g)に示すように、同リップル分が低減されたものに
なる。なお、第2のインバータ7,8のバイアス信号1
04,106は、図6(b)(c)に示すように、第1
のインバータ6のキャリア信号101とバイアス信号1
02との比較からパルス幅が決定される矩形波状で、そ
の大きさは第1のインバータ6の最大出力電圧に相当す
るバイアス信号値からその時のバイアス信号値102を
差し引いた値を第2のインバータの台数(ここでは2)
で除して求められる。FIG. 6 shows a case where the bias signal, which is a voltage command from the current control element 17, is almost zero, and the output voltage 107 of the first inverter 6 alone has a carrier signal frequency ripple, but the second inverter 6 has a ripple. By adding the respective output voltages 108 and 109 of FIG.
As shown in (g), the ripple is reduced. Note that the bias signal 1 of the second inverters 7 and 8 is
04, 106, as shown in FIGS. 6B and 6C,
Signal 101 and bias signal 1 of inverter 6
02 is a rectangular wave whose pulse width is determined from the comparison with the second inverter, the magnitude of which is obtained by subtracting the bias signal value 102 at that time from the bias signal value corresponding to the maximum output voltage of the first inverter 6. Number (here 2)
Divided by
【0010】[0010]
【発明が解決しようとする課題】従来の多重インバータ
装置は以上のように構成されているので、図7に示すよ
うに、電流制御要素17からの電圧指令であるバイアス
信号が零ではなくある程度大きな値になってくると、多
重化によるリップル分の抑制効果が弱まるという問題点
があった。即ち、既述した通り、同期電動機ではその静
止状態から起動する場合、直流入力を必要とするが、こ
の電力はもっぱら第1のインバータ6が出力する。図7
(a)の202はその時のバイアス信号である。Since the conventional multiplex inverter device is constructed as described above, as shown in FIG. 7, the bias signal as the voltage command from the current control element 17 is not zero but rather large. When the value becomes larger, there is a problem that the effect of suppressing the ripple by the multiplexing is weakened. That is, as described above, when the synchronous motor starts from its stationary state, a DC input is required, but this power is exclusively output by the first inverter 6. FIG.
Reference numeral 202 in (a) denotes a bias signal at that time.
【0011】これに応じて、第2のインバータ7,8の
バイアス信号204,206は図7(b)(c)に示す
ように、図6の場合に比較して狭幅パルスでその大きさ
も小さくなるが、その結果、第2のインバータ7,8の
出力電圧208,209のパルス幅が短くなり、第2の
インバータ7,8の出力電圧を加算することによるリッ
プル分抑制の効果が大幅に減少することになる。Accordingly, as shown in FIGS. 7B and 7C, the bias signals 204 and 206 of the second inverters 7 and 8 are narrower pulses than those in FIG. However, as a result, the pulse widths of the output voltages 208 and 209 of the second inverters 7 and 8 are shortened, and the effect of suppressing the ripple by adding the output voltages of the second inverters 7 and 8 is greatly reduced. Will decrease.
【0012】この発明は以上のような問題点を解消する
ためになされたもので、電圧指令であるバイアス信号が
大きくなっても電圧のリップル分の抑制効果を十分期待
し得る多重インバータ装置を実現せんとするものであ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and realizes a multiplex inverter device which can sufficiently expect an effect of suppressing a voltage ripple even when a bias signal as a voltage command becomes large. It is something you want to do.
【0013】[0013]
【課題を解決するための手段】この発明に係る多重イン
バータ装置は、電圧指令である第1のインバータへのバ
イアス信号V1 *と上記第1のインバータへのキャリア信
号C1とから、下式に基づき、第2のインバータへのバ
イアス信号V2 *を作成するバイアス信号発生器、および
上記合成出力電圧におけるキャリア信号周波数成分が上
記バイアス信号V1 *の如何にかかわらず常に小さくなる
よう上記バイアス信号発生器からのバイアス信号V
2 *を、上記バイアス信号V1 *の絶縁値が増大するつれて
その絶縁値を増大するよう補正するバイアス信号補正回
路を備えたものである。 (1)C1>|V1 *|のとき V2 *=(V1m *−|V1 *|)/N (2)|V1 *|>C1>−|V1 *|のとき V2 *=0 (3)−|V1 *|>C1のとき V2 *=(|V1 *|−V1m *)/N 但し、V1m *は第1のインバータが発生可能な最大電圧
に対応するバイアス信号値、Nは第2のインバータの台
数である。A multiplex inverter apparatus according to the present invention uses a bias signal V 1 * to a first inverter, which is a voltage command, and a carrier signal C 1 to the first inverter, by the following equation. And a bias signal generator for generating a bias signal V 2 * to a second inverter based on the bias signal V 2 * and a carrier signal frequency component in the composite output voltage so as to be always small irrespective of the bias signal V 1 *. Bias signal V from signal generator
2 * is provided with a bias signal correction circuit that corrects the insulation value of the bias signal V 1 * so as to increase as the insulation value increases. (1) C 1> | V 1 * | V 2 * = time (V 1m * - | V 1 * |) / N (2) | V 1 * |> C 1> - | V 1 * | when V 2 * = 0 (3) - | V 1 * |> C 1 when V 2 * = (| V 1 * | -V 1m *) / N where, V 1 m * is a first inverter can generate The bias signal value corresponding to the maximum voltage, N, is the number of the second inverters.
【0014】[0014]
【作用】この発明においては、第1のインバータのバイ
アス信号V1 *が増大するにつれて第2のインバータのバ
イアス信号V2 *も従来の場合の値より増大するので、第
2のインバータの出力電圧のパルス幅の減少が解消さ
れ、リップル分抑制効果が確保される。According to the present invention, as the bias signal V 1 * of the first inverter increases, the bias signal V 2 * of the second inverter also increases from the conventional value, so that the output voltage of the second inverter increases. Is reduced, and the effect of suppressing ripple is ensured.
【0015】[0015]
【実施例】実施例1.以下、この発明の実施例1による
多重インバータ装置を図に従って説明する。但し、装置
の全体的構成は従来の図4に示すものと変わりがないの
で、その再録は省略し、特にこの発明の主要部であるゲ
ート信号発生器の内部構成を図1に記して、以下、これ
をもとに詳細に説明する。[Embodiment 1] Hereinafter, a multiplex inverter device according to a first embodiment of the present invention will be described with reference to the drawings. However, since the overall configuration of the device is the same as that shown in FIG. 4, the re-recording is omitted, and in particular, the internal configuration of the gate signal generator, which is a main part of the present invention, is shown in FIG. The details will be described below based on this.
【0016】図1において、19がゲート信号発生器
で、電流制御要素17からバイアス信号を、キャリア信
号発生器18からキャリア信号をそれぞれ入力し、第1
のインバータ6および第2のインバータ7,8へのゲー
ト信号を作成する。19a,19b,19cはキャリア
信号発生器18からのキャリア信号を適切な大きさと位
相に調節する移相器で、移相器19aおよび19bから
のキャリア信号が同19cからのキャリア信号の2倍の
大きさになるようにする。また、移相器19aからのキ
ャリア信号は同19cからのキャリア信号に対して45
゜の位相差をもたせ、同19bからのキャリア信号は同
19aからのキャリア信号に対して90゜の位相遅れを
もたせる。In FIG. 1, reference numeral 19 denotes a gate signal generator, which receives a bias signal from a current control element 17 and a carrier signal from a carrier signal generator 18, respectively.
The gate signal to the inverter 6 and the second inverters 7 and 8 is created. Reference numerals 19a, 19b and 19c denote phase shifters for adjusting the carrier signal from the carrier signal generator 18 to an appropriate size and phase. The carrier signals from the phase shifters 19a and 19b are twice as large as the carrier signal from the same 19c. Make it big. The carrier signal from the phase shifter 19a is 45 times smaller than the carrier signal from the phase shifter 19c.
The carrier signal from 19b has a 90 ° phase delay with respect to the carrier signal from 19a.
【0017】19d,19e,19fは各移相器19
a,19b,19cからのキャリア信号と電流制御要素
17および後述するバイアス信号補正回路19hからの
バイアス信号との比較演算を行い第2のインバータ、第
1のインバータへのゲート信号を作成する比較器であ
る。19gは電流制御要素17からの電圧指令であるバ
イアス信号と移相器19cからの第1のインバータのキ
ャリア信号とから第2のインバータへのバイアス信号を
作成するバイアス信号発生器で、19hは更にバイアス
信号発生器19gの出力値を補正するバイアス信号補正
回路である。Reference numerals 19d, 19e and 19f denote each phase shifter 19
Comparator for comparing the carrier signals from a, 19b, and 19c with a bias signal from a current control element 17 and a bias signal correction circuit 19h to be described later to generate gate signals to the second inverter and the first inverter. It is. Reference numeral 19g denotes a bias signal generator for generating a bias signal to the second inverter from a bias signal as a voltage command from the current control element 17 and a carrier signal of the first inverter from the phase shifter 19c. This is a bias signal correction circuit for correcting the output value of the bias signal generator 19g.
【0018】先ず、バイアス信号発生器19gは下式に
よる演算を行う。 (1)C1>|V1 *|のとき V2 *=(V1m *−|V1 *|)/2 (2)|V1 *|>C1>−|V1 *|のとき V2 *=0 (3)−|V1 *|>C1のとき V2 *=(|V1 *|−V1m *)/2 但し、C1は第1のインバータ6へのキャリア信号(移
相器19cの出力)、V1 *は第1のインバータ6へのバ
イアス信号(電流制御要素17の出力)、V1m *は第1
のインバータ6が発生可能な最大電圧に対応するバイア
ス信号値、V2 *は第2のインバータ7,8へのバイアス
信号でバイアス信号発生器19gの出力信号である。な
お、上記(1)(3)式右辺の除数2は第2のインバー
タの台数=2に対応するものである。First, the bias signal generator 19g performs an operation according to the following equation. (1) C 1> | V 1 * | V 2 * = when (V 1m * - | V 1 * |) / 2 (2) | V 1 * |> C 1> - | V 1 * | when the V 2 * = 0 (3) - | V 1 * |> V 2 * = when C 1 (| V 1 * | -V 1m *) / 2 where, C 1 is the carrier signal to the first inverter 6 (The output of the phase shifter 19c), V 1 * is a bias signal (output of the current control element 17) to the first inverter 6, and V 1m * is the first
The bias signal value V 2 * corresponding to the maximum voltage that can be generated by the inverter 6 is a bias signal to the second inverters 7 and 8, which is an output signal of the bias signal generator 19g. Note that the divisor 2 on the right side of the above equations (1) and (3) corresponds to the number of second inverters = 2.
【0019】以上のバイアス信号発生器19gからの出
力をそのまま第2のインバータ7,8へのバイアス信号
としたものが従来の図6,図7で説明したもので、この
発明では、従来での問題点を解消するため、バイアス信
号補正回路19hを設けてバイアス信号の補正を行って
おり、以下、その要領を説明する。即ち、バイアス信号
補正回路19hでは以下の(4)式の演算を行ってい
る。 (4)V2 **=V2 */f(V1 *) ここで、V2 **はバイアス信号補正回路19hで補正し
た後のバイアス信号でこの信号が第2のインバータ7,
8の比較器19d,19eに送出される。V2 *は先のバ
イアス信号発生器19gから出力されるバイアス信号で
ある。また、f(V1 *)は補正関数で、図2にその一例
を示す。The output from the bias signal generator 19g as described above is used as a bias signal to the second inverters 7 and 8 as described with reference to FIGS. 6 and 7 in the related art. In order to solve the problem, a bias signal correction circuit 19h is provided to correct the bias signal, and the procedure will be described below. That is, the bias signal correction circuit 19h performs the calculation of the following equation (4). (4) V 2 ** = V 2 * / f (V 1 *) where, V 2 ** This signal bias signal corrected with a bias signal correction circuit 19h second inverter 7,
8 are sent to the comparators 19d and 19e. V 2 * is a bias signal output from the bias signal generator 19g. F (V 1 * ) is a correction function, an example of which is shown in FIG.
【0020】即ち、補正関数f(V1 *)は第1のインバ
ータ6のバイアス信号V1 *の関数で、V1 *=0のときに
1をとり(従って、V2 **=V2 *)、|V1 *|が増大す
るにつれて単調減少する。従って、補正後のバイアス信
号V2 **は単調増加の傾向となる(V2 **>V2 *)。That is, the correction function f (V 1 * ) is a function of the bias signal V 1 * of the first inverter 6 and takes 1 when V 1 * = 0 (therefore, V 2 ** = V 2). * ), Monotonically decreases as | V 1 * | increases. Therefore, the corrected bias signal V 2 ** tends to increase monotonically (V 2 ** > V 2 * ).
【0021】バイアス信号補正回路19hから出力され
たバイアス信号V2 **に基づき駆動された場合の各入出
力波形を図3に示す。電圧指令として装置に入力される
バイアス信号値は図3(a)に示すように、従来の図7
の場合と同一である。従って、図3(d)に示す第1の
インバータ6の出力波形は従来の場合と同一である。し
かし、この発明の実施例では、補正関数f(V1 *)によ
る補正処理を行っており、しかも、この例ではV1 *≒V
1m */2に設定されているので、図2により、V2 **≒2
×V2 *となり、第2のインバータ7,8へのバイアス信
号304,306(図3(b)(c))は従来の図7の
場合のバイアス信号204,206の約2倍の大きさと
なっている。FIG. 3 shows input / output waveforms when driven based on the bias signal V 2 ** output from the bias signal correction circuit 19h. As shown in FIG. 3A, the bias signal value input to the device as a voltage command is
Is the same as Therefore, the output waveform of the first inverter 6 shown in FIG. 3D is the same as that of the conventional case. However, in the embodiment of the present invention, the correction processing by the correction function f (V 1 * ) is performed, and in this example, V 1 * ≒ V
Since it is set to 1m * / 2, according to FIG. 2, V 2 ** ≒ 2
× V 2 * , and the bias signals 304 and 306 (FIGS. 3B and 3C) to the second inverters 7 and 8 are approximately twice as large as the bias signals 204 and 206 in the conventional case of FIG. Has become.
【0022】これに伴い、第2のインバータ7,8の出
力電圧308,309のパルス幅も従来に比較して約2
倍に広がり、合成電圧310のリップル分が大きく低減
する。換言すれば、多重化によるリップル分抑制効果
が、バイアス信号の増大によっても弱まることなく確実
に発揮される訳である。As a result, the pulse widths of the output voltages 308 and 309 of the second inverters 7 and 8 are also reduced by about 2
As a result, the ripple of the combined voltage 310 is greatly reduced. In other words, the effect of suppressing the ripple due to the multiplexing is surely exhibited without being weakened by the increase in the bias signal.
【0023】実施例2.なお、上記実施例では、第2の
インバータが2台の場合について示したが、1台や3台
以上の場合にもこの発明は同様に適用することができ同
等の効果を奏する。また、補正関数f(V1 *)として
は、図2に示したものに限らず、個々のインバータ装置
の条件に合わせて最適な特性のものとすればよい。更
に、上記実施例では、第2のインバータへのバイアス信
号を作成する機能をバイアス信号発生器19gとバイア
ス信号補正回路19hとに分担させる構成としたが、必
ずしもこのような形に区分して行う必要はなく、単一の
演算処理で直接出力するようにしてもよい。また、この
発明は同期電動機の起動時における直流出力時のみに限
らず、その後の極低周波数の運転領域においても適用す
ることができる。また、負荷としても、必ずしも同期電
動機に限られるものではない。Embodiment 2 FIG. In the above embodiment, the case where the number of the second inverters is two has been described. However, the present invention can be similarly applied to the case where the number of the second inverters is one or three or more, and the same effect is obtained. Further, the correction function f (V 1 * ) is not limited to the one shown in FIG. 2 and may have an optimum characteristic according to the condition of each inverter device. Furthermore, in the above-described embodiment, the function of generating the bias signal to the second inverter is shared between the bias signal generator 19g and the bias signal correction circuit 19h. It is not necessary, and the data may be directly output by a single arithmetic processing. The present invention can be applied not only to the DC output at the time of starting the synchronous motor but also to the operation region of extremely low frequency thereafter. Also, the load is not necessarily limited to the synchronous motor.
【0024】[0024]
【発明の効果】この発明は、以上のように、バイアス信
号補正回路を設けて、第2のインバータへの従来からの
バイアス信号に所定の補正処理を加えるようにしたの
で、第1のインバータへのバイアス信号が増大しても、
多重化によるリップル分抑制効果が確実に発揮される。As described above, according to the present invention, the bias signal correction circuit is provided to apply a predetermined correction process to the conventional bias signal to the second inverter. Even if the bias signal of
The effect of suppressing ripples due to multiplexing is reliably exhibited.
【図1】この発明の実施例1による多重インバータ装置
の特にゲート信号発生器19の構成を示す図である。FIG. 1 is a diagram showing a configuration of a gate signal generator 19 of a multiplex inverter device according to a first embodiment of the present invention.
【図2】図1のバイアス信号補正回路19hで採用する
補正関数の特性を示す図である。FIG. 2 is a diagram illustrating characteristics of a correction function adopted in a bias signal correction circuit 19h of FIG. 1;
【図3】この発明の動作例を説明する特性図である。FIG. 3 is a characteristic diagram illustrating an operation example of the present invention.
【図4】従来の多重インバータ装置の構成を示す図であ
る。FIG. 4 is a diagram showing a configuration of a conventional multiplex inverter device.
【図5】図4の第1のインバータ6および第2のインバ
ータ7,8の素子構成を示す図である。FIG. 5 is a diagram showing an element configuration of a first inverter 6 and second inverters 7 and 8 of FIG.
【図6】従来の場合の動作例を説明する特性図である。FIG. 6 is a characteristic diagram illustrating an operation example in a conventional case.
【図7】図6とは条件が異なる動作例を説明する特性図
である。FIG. 7 is a characteristic diagram illustrating an operation example under different conditions from FIG.
6 第1のインバータ 7,8 第2のインバータ 9,10 絶縁変圧器 11 同期電動機 17 電流制御要素 18 キャリア信号発生器 19 ゲート信号発生器 19a〜19c 移相器 19d〜19f 比較器 19g バイアス信号発生器 19h バイアス信号補正回路 f(V1 *) 補正関数 V1 * 第1のインバータのバイアス信号 C1 第1のインバータのキャリア信号 V2 *,V2 ** 第2のインバータのバイアス信号Reference Signs List 6 First inverter 7, 8 Second inverter 9, 10 Isolation transformer 11 Synchronous motor 17 Current control element 18 Carrier signal generator 19 Gate signal generator 19a-19c Phase shifter 19d-19f Comparator 19g Bias signal generation 19h Bias signal correction circuit f (V 1 * ) Correction function V 1 * Bias signal of first inverter C 1 Carrier signal of first inverter V 2 * , V 2 ** Bias signal of second inverter
Claims (1)
第1のインバータ、出力側に接続された絶縁変圧器を介
して上記第1のインバータの出力側と直列に接続され負
荷に上記第1のインバータとの合成出力電圧を供給する
1または複数の第2のインバータ、および入力されたキ
ャリア信号と電圧指令のバイアス信号との比較からパル
ス幅を決定し上記各インバータのスイッチング素子への
ゲート信号を作成するゲート信号発生器を備えた多重イ
ンバータ装置であって、上記電圧指令のバイアス信号が
直流値(V*)の場合、上記バイアス信号V*を上記第1
のインバータへのバイアス信号V1 *とするとともに、上
記バイアス信号V1 *と上記第1のインバータへのキャリ
ア信号C1とから、下式に基づき、上記第2のインバー
タへのバイアス信号V2 *を作成するバイアス信号発生
器、および上記合成出力電圧における上記キャリア信号
周波数成分が上記バイアス信号V1 *の如何にかかわらず
常に小さくなるよう上記バイアス信号発生器からのバイ
アス信号V2 *を、上記バイアス信号V1 *の絶縁値が増大
するにつれてその絶縁値を増大するよう補正するバイア
ス信号補正回路を備えた多重インバータ装置。 (1)C1>|V1 *|のとき V2 *=(V1m *−|V1 *|)/N (2)|V1 *|>C1>−|V1 *|のとき V2 *=0 (3)−|V1 *|>C1のとき V2 *=(|V1 *|−V1m *)/N 但し、V1m *は第1のインバータが発生可能な最大電圧
に対応するバイアス信号値、Nは第2のインバータの台
数である。A first inverter connected to an output side of the first inverter via an insulation transformer connected to the output side, the first inverter having no output connected to the insulation transformer, and a first inverter connected to the output side of the first inverter via an insulation transformer connected to the output side; One or more second inverters for supplying a combined output voltage with one inverter, and a pulse width determined from a comparison between an input carrier signal and a bias signal of a voltage command, and a gate to a switching element of each inverter. A multiplex inverter device having a gate signal generator for generating a signal, wherein when the bias signal of the voltage command is a DC value (V * ), the bias signal V * is converted to the first signal.
With a bias signal V 1 * to the inverter from the bias signal V 1 * and the carrier signal C 1 Tokyo to said first inverter, based on the following equation, the bias signal V 2 to said second inverter * , A bias signal generator, and the bias signal V 2 * from the bias signal generator so that the carrier signal frequency component in the composite output voltage is always small regardless of the bias signal V 1 * . A multiplex inverter device including a bias signal correction circuit that corrects the insulation value of the bias signal V 1 * so as to increase as the insulation value increases. (1) C 1> | V 1 * | V 2 * = time (V 1m * - | V 1 * |) / N (2) | V 1 * |> C 1> - | V 1 * | when V 2 * = 0 (3) - | V 1 * |> C 1 when V 2 * = (| V 1 * | -V 1m *) / N where, V 1 m * is a first inverter can generate The bias signal value corresponding to the maximum voltage, N, is the number of the second inverters.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4279749A JP2746010B2 (en) | 1992-10-19 | 1992-10-19 | Multiple inverter device |
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JP4279749A JP2746010B2 (en) | 1992-10-19 | 1992-10-19 | Multiple inverter device |
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JP2746010B2 true JP2746010B2 (en) | 1998-04-28 |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP2746010B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5252336B2 (en) * | 2007-06-21 | 2013-07-31 | 西芝電機株式会社 | Marine inverter system |
-
1992
- 1992-10-19 JP JP4279749A patent/JP2746010B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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