JP2744355B2 - 定振幅移相回路 - Google Patents
定振幅移相回路Info
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- JP2744355B2 JP2744355B2 JP3038006A JP3800691A JP2744355B2 JP 2744355 B2 JP2744355 B2 JP 2744355B2 JP 3038006 A JP3038006 A JP 3038006A JP 3800691 A JP3800691 A JP 3800691A JP 2744355 B2 JP2744355 B2 JP 2744355B2
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Description
【０００１】
【産業上の利用分野】本発明は定振幅移相回路に係わ
り、特に、数百ＭＨｚ〜数ＧＨｚのような非常に高い周
波数帯において使用される定振幅移相回路を構成する場
合に用いて好適なものである。
り、特に、数百ＭＨｚ〜数ＧＨｚのような非常に高い周
波数帯において使用される定振幅移相回路を構成する場
合に用いて好適なものである。
【０００２】
【従来の技術】従来より、入力信号の周波数が変化して
も振幅が一定の信号を出力する定振幅移相回路が種々の
分野で用いられている。上記定振幅移相回路は、２個の
係数回路をもつ加算器と、上記係数回路に未処理信号と
移相処理信号を加える手段とを組み合わせることにより
構成される。また、それを実現するための具体的回路例
としては、図３の回路図に示すように位相反転入力と非
反転入力をもつ演算増幅器２４を利用した定振幅移相回
路が知られている。
も振幅が一定の信号を出力する定振幅移相回路が種々の
分野で用いられている。上記定振幅移相回路は、２個の
係数回路をもつ加算器と、上記係数回路に未処理信号と
移相処理信号を加える手段とを組み合わせることにより
構成される。また、それを実現するための具体的回路例
としては、図３の回路図に示すように位相反転入力と非
反転入力をもつ演算増幅器２４を利用した定振幅移相回
路が知られている。
【０００３】図３の回路を機能ブロック図で表すと、図
２に示すように、２つの乗算回路２１，２２と、加算回
路２３と、抵抗器Ｒ1 と、コンデンサＣ1 とからなる低
域通過フィルタ回路２５等により構成される。このブロ
ック図での出力信号をＥO とすると、ＥO の値は数式
（１）に示す如くなる。
２に示すように、２つの乗算回路２１，２２と、加算回
路２３と、抵抗器Ｒ1 と、コンデンサＣ1 とからなる低
域通過フィルタ回路２５等により構成される。このブロ
ック図での出力信号をＥO とすると、ＥO の値は数式
（１）に示す如くなる。
【０００４】
【数１】 また、振幅の絶対値をＥABS とすると、これは数式
（２）に示す如くなる。
（２）に示す如くなる。
【数２】 更に、出力位相をθとした場合、この出力位相θの大き
さは数式（３）に表されるようになる。
さは数式（３）に表されるようになる。
【数３】
【０００５】これらの数式（１），（２），（３）よ
り、角周波数ωの変化により振幅は一定で位相は０から
πラジアン変化することが分かる。また、図３の入力端
子１００を入力として抵抗器Ｒおよび演算増幅器２４の
反転入力を通じての利得は−１倍となり、低域通過フィ
ルタ回路２５の出力端子１０１を通じての利得は２倍と
なることが周知であり、よって図３の構成は、図２の構
成と同一特性となることが理解できる。
り、角周波数ωの変化により振幅は一定で位相は０から
πラジアン変化することが分かる。また、図３の入力端
子１００を入力として抵抗器Ｒおよび演算増幅器２４の
反転入力を通じての利得は−１倍となり、低域通過フィ
ルタ回路２５の出力端子１０１を通じての利得は２倍と
なることが周知であり、よって図３の構成は、図２の構
成と同一特性となることが理解できる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の定振幅移相回路においては、演算増幅器２４の周波
数帯域を十分に広くとることができない。したがって、
周波数が数百ＭＨｚを越えるような高い周波数帯におい
て使用される定振幅移相回路を図３に示した回路で構成
すると、演算増幅器２４の位相回転が大きく、且つ十分
な周波数特性を得ることができない。このため、十分な
帰還がかけられないので、図３の回路を用いて周波数が
数百ＭＨｚを越える周波数帯域で使用される定振幅移相
回路を実現するのは、現在のところ困難であった。
成の定振幅移相回路においては、演算増幅器２４の周波
数帯域を十分に広くとることができない。したがって、
周波数が数百ＭＨｚを越えるような高い周波数帯におい
て使用される定振幅移相回路を図３に示した回路で構成
すると、演算増幅器２４の位相回転が大きく、且つ十分
な周波数特性を得ることができない。このため、十分な
帰還がかけられないので、図３の回路を用いて周波数が
数百ＭＨｚを越える周波数帯域で使用される定振幅移相
回路を実現するのは、現在のところ困難であった。
【０００７】本発明は、以上述べた数百ＭＨｚを越える
周波数でも動作する定振幅移相回路を提供できるように
することを目的とする。
周波数でも動作する定振幅移相回路を提供できるように
することを目的とする。
【０００８】
【課題を解決するための手段】本発明の定振幅移相回路
は、特性が揃った２個のＦＥＴトランジスタを差動接続
して構成されていて、入力された信号の位相を反転させ
た第１の信号、および上記第１の信号と逆相であって上
記入力信号と同相である第２の信号を出力する差動増幅
回路と、特性が揃った２個のＦＥＴトランジスタの各ド
レイン電極を共通に接続してなり、上記差動増幅回路を
構成する各トランジスタから与えられる第１の信号およ
び第２の信号を同相で加算する同相加算回路と、上記差
動増幅回路から出力される第１の信号を上記同相加算回
路を構成する一方のＦＥＴトランジスタのゲート電極に
供給するために設けられていて、リアクタンス素子が付
加されることにより上記第１の信号の位相を移相させて
上記ゲート電極に伝送する第１の信号供給線、および上
記差動増幅回路から出力される第２の信号を同相のまま
で上記同相加算回路を構成する他方のＦＥＴトランジス
タのゲート電極に供給する第２の信号供給線よりなる信
号伝送回路と、上記同相加算回路を構成する一方のＦＥ
Ｔトランジスタのソース電極に接続された第１の抵抗負
荷回路と、上記同相加算回路を構成する他方のＦＥＴト
ランジスタのソース電極に接続された第２の抵抗負荷回
路とからなり、上記同相加算回路を構成する一方のＦＥ
Ｔトランジスタと他方のＦＥＴトランジスタの利得が２
対１になるように設定する抵抗負荷回路とを具備してい
る。
は、特性が揃った２個のＦＥＴトランジスタを差動接続
して構成されていて、入力された信号の位相を反転させ
た第１の信号、および上記第１の信号と逆相であって上
記入力信号と同相である第２の信号を出力する差動増幅
回路と、特性が揃った２個のＦＥＴトランジスタの各ド
レイン電極を共通に接続してなり、上記差動増幅回路を
構成する各トランジスタから与えられる第１の信号およ
び第２の信号を同相で加算する同相加算回路と、上記差
動増幅回路から出力される第１の信号を上記同相加算回
路を構成する一方のＦＥＴトランジスタのゲート電極に
供給するために設けられていて、リアクタンス素子が付
加されることにより上記第１の信号の位相を移相させて
上記ゲート電極に伝送する第１の信号供給線、および上
記差動増幅回路から出力される第２の信号を同相のまま
で上記同相加算回路を構成する他方のＦＥＴトランジス
タのゲート電極に供給する第２の信号供給線よりなる信
号伝送回路と、上記同相加算回路を構成する一方のＦＥ
Ｔトランジスタのソース電極に接続された第１の抵抗負
荷回路と、上記同相加算回路を構成する他方のＦＥＴト
ランジスタのソース電極に接続された第２の抵抗負荷回
路とからなり、上記同相加算回路を構成する一方のＦＥ
Ｔトランジスタと他方のＦＥＴトランジスタの利得が２
対１になるように設定する抵抗負荷回路とを具備してい
る。
【０００９】
【作用】本発明は上述した技術手段よりなるので、入力
された信号に対して位相が反転している信号および位相
が反転していない信号、すなわち位相反転信号および位
相非反転信号を差動増幅回路により生成するとともに、
これらの位相反転信号および位相非反転信号を同相加算
回路に供給して同相で加算する。この際、上記位相反転
信号および位相非反転信号のうちのいずれか一方の信号
を、リアクタンス素子が付加されている信号供給線を介
して上記同相加算回路に供給するようにしてその位相を
シフトするとともに、上記同相加算回路が上記位相反転
信号および位相非反転信号を増幅する利得が２対１にな
るように設定することにより、定振幅移相回路の動作を
行わせるようにする。
された信号に対して位相が反転している信号および位相
が反転していない信号、すなわち位相反転信号および位
相非反転信号を差動増幅回路により生成するとともに、
これらの位相反転信号および位相非反転信号を同相加算
回路に供給して同相で加算する。この際、上記位相反転
信号および位相非反転信号のうちのいずれか一方の信号
を、リアクタンス素子が付加されている信号供給線を介
して上記同相加算回路に供給するようにしてその位相を
シフトするとともに、上記同相加算回路が上記位相反転
信号および位相非反転信号を増幅する利得が２対１にな
るように設定することにより、定振幅移相回路の動作を
行わせるようにする。
【００１０】
【実施例】図１は、本発明の一実施例を示す定振幅移相
回路の回路図である。以下に図１を基にして本実施例の
定振幅移相回路について説明する。第１のＦＥＴトラン
ジスタＱ1 と第２のＦＥＴトランジスタＱ2 とで差動増
幅回路６が構成されている。そして、入力端子１を通じ
て第１のＦＥＴトランジスタＱ1 のゲートに入力信号Ｓ
INが加えられる。
回路の回路図である。以下に図１を基にして本実施例の
定振幅移相回路について説明する。第１のＦＥＴトラン
ジスタＱ1 と第２のＦＥＴトランジスタＱ2 とで差動増
幅回路６が構成されている。そして、入力端子１を通じ
て第１のＦＥＴトランジスタＱ1 のゲートに入力信号Ｓ
INが加えられる。
【００１１】上記ＦＥＴトランジスタＱ1 は、そのソー
スが第２のＦＥＴトランジスタＱ2のソースと共通に接
続されている。そして、ゲートとソースとが接続されい
て、電流源となるＦＥＴトランジスタＱ3 を介してグラ
ンドＧＮＤに接続されている。また、上記第１および第
２のＦＥＴトランジスタＱ1 ，Ｑ2 の各ドレインには、
負荷抵抗器Ｒ1 ，Ｒ2 がそれぞれ接続されていて、上記
共通接続されたドレインはこれらの負荷抵抗器Ｒ1 ，Ｒ
2 を介して電源ＶＤＤに接続されている。また、各ＦＥ
ＴトランジスタＱ1 ，Ｑ2 のゲートには、ブリーダ抵抗
器Ｒ3 ，Ｒ4 がそれぞれ接続されている。
スが第２のＦＥＴトランジスタＱ2のソースと共通に接
続されている。そして、ゲートとソースとが接続されい
て、電流源となるＦＥＴトランジスタＱ3 を介してグラ
ンドＧＮＤに接続されている。また、上記第１および第
２のＦＥＴトランジスタＱ1 ，Ｑ2 の各ドレインには、
負荷抵抗器Ｒ1 ，Ｒ2 がそれぞれ接続されていて、上記
共通接続されたドレインはこれらの負荷抵抗器Ｒ1 ，Ｒ
2 を介して電源ＶＤＤに接続されている。また、各ＦＥ
ＴトランジスタＱ1 ，Ｑ2 のゲートには、ブリーダ抵抗
器Ｒ3 ，Ｒ4 がそれぞれ接続されている。
【００１２】上記第１および第２のＦＥＴトランジスタ
Ｑ1 ，Ｑ2 によって構成される差動増幅回路６は、上記
入力信号ＳINを増幅するとともに、上記入力信号ＳINの
位相反転信号Ｓ1 および位相非反転信号Ｓ2 を生成する
作用を行う。
Ｑ1 ，Ｑ2 によって構成される差動増幅回路６は、上記
入力信号ＳINを増幅するとともに、上記入力信号ＳINの
位相反転信号Ｓ1 および位相非反転信号Ｓ2 を生成する
作用を行う。
【００１３】上記第１のＦＥＴトランジスタＱ1 のドレ
インから得られる位相反転信号Ｓ1は、リアクタンス素
子であるコンデンサＣ1 を介してグランドＧＮＤに接続
されている第１の信号供給線３を通してＦＥＴトランジ
スタＱ4 のゲートに供給される。したがって、位相反転
信号Ｓ1 はその位相が角周波数ωの位相に応じて０から
πラジアン変化することになる。また、第２のＦＥＴト
ランジスタＱ2 のドレインから得られる位相非反転信号
Ｓ2 は、リアクタンス素子が接続されていない第２の信
号供給線４を通してＦＥＴトランジスタＱ5 のゲートに
与えられる。したがって、位相非反転信号Ｓ2 の場合は
その位相をシフトされることなくＦＥＴトランジスタＱ
5 のゲートに与えられる。
インから得られる位相反転信号Ｓ1は、リアクタンス素
子であるコンデンサＣ1 を介してグランドＧＮＤに接続
されている第１の信号供給線３を通してＦＥＴトランジ
スタＱ4 のゲートに供給される。したがって、位相反転
信号Ｓ1 はその位相が角周波数ωの位相に応じて０から
πラジアン変化することになる。また、第２のＦＥＴト
ランジスタＱ2 のドレインから得られる位相非反転信号
Ｓ2 は、リアクタンス素子が接続されていない第２の信
号供給線４を通してＦＥＴトランジスタＱ5 のゲートに
与えられる。したがって、位相非反転信号Ｓ2 の場合は
その位相をシフトされることなくＦＥＴトランジスタＱ
5 のゲートに与えられる。
【００１４】上記ＦＥＴトランジスタＱ4 とＱ5 とで同
相加算回路７が構成されていて、上記ＦＥＴトランジス
タＱ4 のソースは、抵抗器Ｒ7 、抵抗器Ｒ9 及びコンデ
ンサＣ3 よりなる直列回路を介してグランドＧＮＤに接
続される。また、上記抵抗器Ｒ7 と抵抗器Ｒ9 との接続
点がコンデンサＣ4 を介してグランドＧＮＤに接続され
ている。一方、上記ＦＥＴトランジスタＱ5 のソース
は、抵抗器Ｒ6 及び抵抗器Ｒ8 よりなる直列回路を介し
てグランドＧＮＤに接続される。そして、上記抵抗器Ｒ
9とコンデンサＣ3 との接続点と、上記抵抗器Ｒ6 と抵
抗器Ｒ8 との接続点が共通に接続されている。
相加算回路７が構成されていて、上記ＦＥＴトランジス
タＱ4 のソースは、抵抗器Ｒ7 、抵抗器Ｒ9 及びコンデ
ンサＣ3 よりなる直列回路を介してグランドＧＮＤに接
続される。また、上記抵抗器Ｒ7 と抵抗器Ｒ9 との接続
点がコンデンサＣ4 を介してグランドＧＮＤに接続され
ている。一方、上記ＦＥＴトランジスタＱ5 のソース
は、抵抗器Ｒ6 及び抵抗器Ｒ8 よりなる直列回路を介し
てグランドＧＮＤに接続される。そして、上記抵抗器Ｒ
9とコンデンサＣ3 との接続点と、上記抵抗器Ｒ6 と抵
抗器Ｒ8 との接続点が共通に接続されている。
【００１５】また、これらのＦＥＴトランジスタＱ4 ，
Ｑ5 の各ドレインは互いに共通に接続されるとともに、
抵抗器Ｒ5 を通じて電源ＶＤＤに接続される。そして、
共通に接続されたＦＥＴトランジスタＱ4 ，Ｑ5 のドレ
インから取り出される信号が直流阻止コンデンサＣ5 を
通じ、出力信号ＳOUT として出力端子２に導出される。
本実施例においては、上記コンデンサＣ3 ，Ｃ4 のイン
ピーダンスは極力零に近い値になるようにしている。
Ｑ5 の各ドレインは互いに共通に接続されるとともに、
抵抗器Ｒ5 を通じて電源ＶＤＤに接続される。そして、
共通に接続されたＦＥＴトランジスタＱ4 ，Ｑ5 のドレ
インから取り出される信号が直流阻止コンデンサＣ5 を
通じ、出力信号ＳOUT として出力端子２に導出される。
本実施例においては、上記コンデンサＣ3 ，Ｃ4 のイン
ピーダンスは極力零に近い値になるようにしている。
【００１６】このようにして構成することにより、上記
第１および第２のＦＥＴトランジスタＱ1 ，Ｑ2 のドレ
インからは、入力端子１より入力される信号ＳINの位相
を反転させた信号Ｓ1 、および上記位相反転信号Ｓ1 と
逆相であって上記入力信号ＳINと同相である位相非反転
信号Ｓ2 を生成する。そして、上記したように、これら
の位相反転信号Ｓ1 および位相非反転信号Ｓ2 を、同相
加算回路７を構成する一対のＦＥＴトランジスタＱ4 ，
Ｑ5 の各ゲートに与えて同相加算する。
第１および第２のＦＥＴトランジスタＱ1 ，Ｑ2 のドレ
インからは、入力端子１より入力される信号ＳINの位相
を反転させた信号Ｓ1 、および上記位相反転信号Ｓ1 と
逆相であって上記入力信号ＳINと同相である位相非反転
信号Ｓ2 を生成する。そして、上記したように、これら
の位相反転信号Ｓ1 および位相非反転信号Ｓ2 を、同相
加算回路７を構成する一対のＦＥＴトランジスタＱ4 ，
Ｑ5 の各ゲートに与えて同相加算する。
【００１７】ここで、本実施例における定振幅移相回路
の回路定数を、抵抗器Ｒ1 ＝抵抗器Ｒ2 、抵抗器Ｒ6 ×
０．５＝抵抗器Ｒ7 ＝抵抗器Ｒ9 とするとともに、ＦＥ
ＴトランジスタＱ1 とＱ2 、およびＦＥＴトランジスタ
Ｑ4 とＱ5 とを同一の特性にする。各回路定数をこのよ
うに設定すれば、上記ＦＥＴトランジスタＱ5 における
抵抗器Ｒ5 および抵抗器Ｒ6 を含む利得と、上記ＦＥＴ
トランジスタＱ4 における抵抗器Ｒ5 および抵抗器Ｒ7
を含む利得は１対２となるので、図２に示した回路と同
様な定振幅移相動作を行わせることができる。
の回路定数を、抵抗器Ｒ1 ＝抵抗器Ｒ2 、抵抗器Ｒ6 ×
０．５＝抵抗器Ｒ7 ＝抵抗器Ｒ9 とするとともに、ＦＥ
ＴトランジスタＱ1 とＱ2 、およびＦＥＴトランジスタ
Ｑ4 とＱ5 とを同一の特性にする。各回路定数をこのよ
うに設定すれば、上記ＦＥＴトランジスタＱ5 における
抵抗器Ｒ5 および抵抗器Ｒ6 を含む利得と、上記ＦＥＴ
トランジスタＱ4 における抵抗器Ｒ5 および抵抗器Ｒ7
を含む利得は１対２となるので、図２に示した回路と同
様な定振幅移相動作を行わせることができる。
【００１８】更に詳細に説明すると、図１の抵抗器Ｒ1
及びコンデンサＣ1 と、図２の抵抗器Ｒ1 及びコンデン
サＣ1 は等価であり、ＦＥＴトランジスタＱ1 とＱ2 は
特性が揃っているので、それぞれのドレインからは振幅
が同一で位相が反転した信号が得られる。更に抵抗器Ｒ
6 は抵抗器Ｒ7 の２倍の抵抗値であるので、ＦＥＴトラ
ンジスタＱ4 のゲートを入力としＦＥＴトランジスタＱ
4 のドレインを出力とする利得に対し、ＦＥＴトランジ
スタＱ5 のゲートを入力としＦＥＴトランジスタＱ5 の
ドレインを出力とする利得は１／２となり、互いに加算
されるので、同相加算回路７の加算出力ＳOUT は図２の
加算出力Ｅ0 と等価となることが理解できる。
及びコンデンサＣ1 と、図２の抵抗器Ｒ1 及びコンデン
サＣ1 は等価であり、ＦＥＴトランジスタＱ1 とＱ2 は
特性が揃っているので、それぞれのドレインからは振幅
が同一で位相が反転した信号が得られる。更に抵抗器Ｒ
6 は抵抗器Ｒ7 の２倍の抵抗値であるので、ＦＥＴトラ
ンジスタＱ4 のゲートを入力としＦＥＴトランジスタＱ
4 のドレインを出力とする利得に対し、ＦＥＴトランジ
スタＱ5 のゲートを入力としＦＥＴトランジスタＱ5 の
ドレインを出力とする利得は１／２となり、互いに加算
されるので、同相加算回路７の加算出力ＳOUT は図２の
加算出力Ｅ0 と等価となることが理解できる。
【００１９】図２及び図４を用いて更に説明すると、図
２の入力端子１００に電圧ｅｉを加えると、乗算回路２
１の出力として信号ｅ１が得られる。これをベクトル表
示すると、図４のベクトルｅｉ，ｅ１の関係となる。ま
た、抵抗器Ｒ1 とコンデンサＣ1 からなる低域通過フィ
ルタ回路２５の出力端子１０１には、信号ｅ２が得られ
る。この信号ｅ２は、図４に示すように、抵抗器Ｒ1 と
コンデンサＣ1 の大きさにより、破線ａの軌跡を示すベ
クトルｅ２となる。係数２の乗算器２２の出力信号ｅ３
は、信号ｅ２に対して２倍され、図４に示す軌跡ｂをと
るベクトルｅ３となる。
２の入力端子１００に電圧ｅｉを加えると、乗算回路２
１の出力として信号ｅ１が得られる。これをベクトル表
示すると、図４のベクトルｅｉ，ｅ１の関係となる。ま
た、抵抗器Ｒ1 とコンデンサＣ1 からなる低域通過フィ
ルタ回路２５の出力端子１０１には、信号ｅ２が得られ
る。この信号ｅ２は、図４に示すように、抵抗器Ｒ1 と
コンデンサＣ1 の大きさにより、破線ａの軌跡を示すベ
クトルｅ２となる。係数２の乗算器２２の出力信号ｅ３
は、信号ｅ２に対して２倍され、図４に示す軌跡ｂをと
るベクトルｅ３となる。
【００２０】これにより、加算出力Ｅ0 は、ベクトルｅ
１とベクトルｅ３を合成したベクトルＥ0 となる。そし
て、その軌跡は、コンデンサＣ1 のインピーダンスの大
きさにより、結果として軌跡ｃをとる。この軌跡ｃか
ら、定振幅で位相が０からπラジアン移相することが理
解できる。したがって、図３に示したようなオペレーシ
ョナルアンプを用いなくても済むので、発振したりする
不都合なく高周波数の定振幅移相回路を実現することが
でき、高周波特性を大幅に向上させることができる。
１とベクトルｅ３を合成したベクトルＥ0 となる。そし
て、その軌跡は、コンデンサＣ1 のインピーダンスの大
きさにより、結果として軌跡ｃをとる。この軌跡ｃか
ら、定振幅で位相が０からπラジアン移相することが理
解できる。したがって、図３に示したようなオペレーシ
ョナルアンプを用いなくても済むので、発振したりする
不都合なく高周波数の定振幅移相回路を実現することが
でき、高周波特性を大幅に向上させることができる。
【００２１】
【発明の効果】本発明は上述したように、特性が揃った
ＦＥＴトランジスタを用いて差動増幅回路および同相加
算回路を構成し、入力された信号に対して位相が反転し
ている信号および位相が反転していない信号、すなわち
位相反転信号および位相非反転信号を上記差動増幅回路
で生成するとともに、これらの位相反転信号および位相
非反転信号を同相加算回路を構成する各ＦＥＴトランジ
スタのゲート電極にそれぞれ供給して同相で加算するよ
うになし、この際、上記位相反転信号および位相非反転
信号のうちのいずれか一方の信号を、リアクタンス素子
が付加されている信号供給線を介して上記同相加算回路
に供給するようにしてその位相をシフトするとととも
に、上記同相加算回路が上記位相反転信号および位相非
反転信号を増幅する利得が２対１となるようにしたの
で、従来のように、発振の恐れがあり、しかも高周波化
が困難なオペレーショナルアンプを用いて帰還をかける
ことにより、２対１で２つの信号の差を得る回路を用い
ることなく定振幅移相回路を構成することができ、高周
波特性の優れた全域通過定振幅移相動作を実現できる。
ＦＥＴトランジスタを用いて差動増幅回路および同相加
算回路を構成し、入力された信号に対して位相が反転し
ている信号および位相が反転していない信号、すなわち
位相反転信号および位相非反転信号を上記差動増幅回路
で生成するとともに、これらの位相反転信号および位相
非反転信号を同相加算回路を構成する各ＦＥＴトランジ
スタのゲート電極にそれぞれ供給して同相で加算するよ
うになし、この際、上記位相反転信号および位相非反転
信号のうちのいずれか一方の信号を、リアクタンス素子
が付加されている信号供給線を介して上記同相加算回路
に供給するようにしてその位相をシフトするとととも
に、上記同相加算回路が上記位相反転信号および位相非
反転信号を増幅する利得が２対１となるようにしたの
で、従来のように、発振の恐れがあり、しかも高周波化
が困難なオペレーショナルアンプを用いて帰還をかける
ことにより、２対１で２つの信号の差を得る回路を用い
ることなく定振幅移相回路を構成することができ、高周
波特性の優れた全域通過定振幅移相動作を実現できる。
【図１】本発明の定振幅移相回路の一実施例を示す回路
図である。
図である。
【図２】従来の定振幅移相回路の機能ブロック図であ
る。
る。
【図３】図２の定振幅移相回路の具体的な回路例を示す
構成図である。
構成図である。
【図４】原理説明のためのベクトル図である。
１ 入力端子 ２ 出力端子 ３ 第１の信号供給線 ４ 第２の信号供給線 ６ 差動増幅回路 ７ 同相加算回路 ＳIN 入力信号 ＳOUT 出力信号 Ｓ1 位相反転信号 Ｓ2 位相非反転信号 ＧＮＤ グランド
Claims (1)
- 【請求項１】 特性が揃った２個のＦＥＴトランジスタ
を差動接続して構成されていて、入力された信号の位相
を反転させた第１の信号、および上記第１の信号と逆相
であって上記入力信号と同相である第２の信号を出力す
る差動増幅回路と、 特性が揃った２個のＦＥＴトランジスタの各ドレイン電
極を共通に接続してなり、上記差動増幅回路を構成する
各トランジスタから与えられる第１の信号および第２の
信号を同相で加算する同相加算回路と、 上記差動増幅回路から出力される第１の信号を上記同相
加算回路を構成する一方のＦＥＴトランジスタのゲート
電極に供給するために設けられていて、リアクタンス素
子が付加されることにより上記第１の信号の位相を移相
させて上記ゲート電極に伝送する第１の信号供給線、お
よび上記差動増幅回路から出力される第２の信号を同相
のままで上記同相加算回路を構成する他方のＦＥＴトラ
ンジスタのゲート電極に供給する第２の信号供給線より
なる信号伝送回路と、 上記同相加算回路を構成する一方のＦＥＴトランジスタ
のソース電極に接続された第１の抵抗負荷回路と、上記
同相加算回路を構成する他方のＦＥＴトランジスタのソ
ース電極に接続された第２の抵抗負荷回路とからなり、
上記同相加算回路を構成する一方のＦＥＴトランジスタ
と他方のＦＥＴトランジスタの利得が２対１になるよう
に設定する抵抗負荷回路とを具備することを特徴とする
定振幅移相回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038006A JP2744355B2 (ja) | 1991-02-07 | 1991-02-07 | 定振幅移相回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038006A JP2744355B2 (ja) | 1991-02-07 | 1991-02-07 | 定振幅移相回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255108A JPH04255108A (ja) | 1992-09-10 |
| JP2744355B2 true JP2744355B2 (ja) | 1998-04-28 |
Family
ID=12513490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038006A Expired - Lifetime JP2744355B2 (ja) | 1991-02-07 | 1991-02-07 | 定振幅移相回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744355B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112632Y2 (ja) * | 1979-07-16 | 1986-04-19 | ||
| JPS6272217A (ja) * | 1985-09-26 | 1987-04-02 | Mitsubishi Electric Corp | 移相回路 |
-
1991
- 1991-02-07 JP JP3038006A patent/JP2744355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255108A (ja) | 1992-09-10 |
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