JP2737712B2 - Chip carrier, method of manufacturing the same, and method of mounting element - Google Patents
Chip carrier, method of manufacturing the same, and method of mounting elementInfo
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Description
【発明の属する技術分野】本発明は、素子をマウントす
るチップキャリアに関し、特に素子搭載面でない側面部
に電極が形成されたチップキャリアとその製造方法、お
よびそのチップキャリア上に素子をマウントする方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip carrier for mounting an element, and more particularly to a chip carrier having electrodes formed on side surfaces other than the element mounting surface, a method of manufacturing the same, and a method of mounting an element on the chip carrier. About.
【０００１】[0001]
【従来の技術】従来、電子素子をマウントするチップキ
ャリアには、素子搭載面に電極を形成するだけでなく、
チップキャリアの側面部にも前記電極を延長させて形成
するものがある。特に半導体レーザ素子、ＰＩＮフォト
ダイオードなどの光電子素子を搭載するチップキャリア
では、特開平１ー３０２２１４号公報に見られるように
ＰＩＮフォトダイオードを搭載する面の他に、チップキ
ャリアの側面部にまでメタライズド部が延びている。2. Description of the Related Art Conventionally, a chip carrier on which an electronic element is mounted not only has an electrode formed on an element mounting surface, but also has
Some chip carriers are formed by extending the electrodes on the side surfaces. In particular, in a chip carrier on which an opto-electronic device such as a semiconductor laser device or a PIN photodiode is mounted, metallized not only on the surface on which the PIN photodiode is mounted but also on the side surface of the chip carrier as shown in JP-A-1-302214. The part is extended.
【０００２】上述の構成のチップキャリアを製造する場
合、従来はセラミック等の基板を１素子に対応する部分
に切断し、この後１素子に相当する基板ごとにメタライ
ズし素子のマウントを行っている。In the case of manufacturing a chip carrier having the above-described structure, conventionally, a substrate made of ceramic or the like is cut into portions corresponding to one element, and thereafter, the elements are mounted by metallizing each substrate corresponding to one element. .
【０００３】[0003]
【発明が解決しようとする課題】前述のチップキャリア
の製造方法において、光電子素子を搭載するチップキャ
リアの場合、切断される基板部分は１辺が数ミリ以下で
あるため、取扱いが容易ではない。すなわち、メタライ
ズを行うための治具への取付、取り外し、また素子搭載
面と側面へ電極パターンを形成する場合の位置合わせ、
素子搭載面への素子のマウントなどの作業が困難であ
り、生産性が非常に悪かった。In the above-described method for manufacturing a chip carrier, in the case of a chip carrier on which an optoelectronic element is mounted, the substrate portion to be cut is less than several millimeters on one side, so that it is not easy to handle. That is, mounting and dismounting to and from a jig for performing metallization, and positioning when forming an electrode pattern on the element mounting surface and side surfaces,
Work such as mounting the element on the element mounting surface was difficult, and the productivity was extremely poor.
【０００４】本発明の目的は、上述の課題を解決し、側
面にも電極層が形成されており微小な光電子素子を効率
よくマウントできるチップキャリアの構成、その製造方
法および素子マウント方法を提供することにある。An object of the present invention is to solve the above-mentioned problems, and to provide a configuration of a chip carrier in which an electrode layer is also formed on a side surface and on which a minute optoelectronic device can be efficiently mounted, a manufacturing method thereof, and a device mounting method. It is in.
【０００５】[0005]
【課題を解決するための手段】まず、チップキャリアの
発明は、基板と、前記基板上に直線状に形成された複数
組の電極層と、前記基板に直線状に形成された複数個の
スルーホールを備え、前記直線状に形成された複数個の
スルーホールのうち一部のスルーホールのみが前記複数
組の電極層と接して配置されており、この電極層と当該
スルーホールの内側面に形成された導体層とが接続して
いるチップキャリアである。First, the invention of a chip carrier comprises a substrate, a plurality of sets of electrode layers linearly formed on the substrate, and a plurality of through-holes linearly formed on the substrate. It is provided with a hole, only a part of the plurality of linearly formed through holes is disposed in contact with the plurality of sets of electrode layers, and the inner surfaces of the electrode layers and the through holes are provided. This is a chip carrier connected to the formed conductor layer.
【０００６】また他のチップキャリアの発明は、前記チ
ップキャリアを、このチップキャリアに直線状に形成さ
れた複数個のスルーホールを結ぶ線と他の所定の線に沿
って切断して製造されるチップキャリアである。According to another invention of a chip carrier, the chip carrier is manufactured by cutting the chip carrier along a line connecting a plurality of through holes formed linearly in the chip carrier and another predetermined line. It is a chip carrier.
【０００７】チップキャリアの製造方法の発明は、複数
のスルーホールが直線状に形成された基板を作製する工
程と、前記複数のスルーホールの内側面に導体層を形成
する工程と、この後前記スルーホールに接するように基
板上に複数組の電極パターンを形成する工程とを備えた
チップキャリアの製造方法である。また他の製造方法の
発明は、基板上に複数組の電極パターンを直線状に形成
する工程と、この後基板に前記電極パターンと接するよ
うに複数のスルーホールを形成する工程と、前記複数の
スルーホールの内側面に導体層を形成する工程とを備え
たチップキャリアの製造方法である。[0007] The invention of a method of manufacturing a chip carrier includes a step of producing a substrate having a plurality of through holes formed in a straight line, a step of forming a conductor layer on inner surfaces of the plurality of through holes, and thereafter, Forming a plurality of sets of electrode patterns on the substrate so as to be in contact with the through-holes. Still another manufacturing method invention is a step of forming a plurality of sets of electrode patterns on a substrate in a straight line, a step of forming a plurality of through holes so as to be in contact with the electrode patterns on the substrate, Forming a conductor layer on the inner side surface of the through hole.
【０００８】さらに別のチップキャリアの製造方法の発
明は、前記チップキャリアの製造方法に記載の工程の
後、さらに前記チップキャリアの複数個のスルーホール
を結ぶ線と他の所定の線に沿って前記基板を切断する工
程を備えたチップキャリアの製造方法である。[0008] Still another aspect of the invention of a method for manufacturing a chip carrier is that, after the step described in the method for manufacturing a chip carrier, further along a line connecting a plurality of through holes of the chip carrier and another predetermined line. A method for manufacturing a chip carrier, comprising a step of cutting the substrate.
【０００９】素子のマウント方法の発明は、複数のスル
ーホールが直線状に形成された基板を作製する工程と、
前記複数のスルーホールの内側面に導体層を形成する工
程とこの後前記スルーホールに接するように基板上に複
数組の電極パターンを形成する工程と、前記各電極パタ
ーン上に素子をマウントする工程と、この後前記基板に
形成された複数個のスルーホールを結ぶ線と他の所定の
線に沿って当該基板を切断する工程を備えた素子のマウ
ント方法である。The invention of a device mounting method includes a step of producing a substrate having a plurality of through holes formed in a straight line;
Forming a conductor layer on the inner side surface of the plurality of through holes, forming a plurality of sets of electrode patterns on the substrate so as to be in contact with the through holes, and mounting an element on each of the electrode patterns; And a step of cutting the substrate along a line connecting a plurality of through holes formed in the substrate and another predetermined line thereafter.
【００１０】他の素子のマウント方法の発明は、基板上
に複数組の電極パターンを直線状に形成する工程と、こ
の後基板に前記電極パターンと接するように複数のスル
ーホールを形成する工程と、前記複数のスルーホールの
内側面に導体層を形成する工程と、前記各電極パターン
上に素子をマウントする工程と、この後前記基板に形成
された複数個のスルーホールを結ぶ線と他の所定の線に
沿って当該基板を切断する工程を備えたことを特徴とす
る素子のマウント方法である。The invention of another element mounting method includes a step of forming a plurality of sets of electrode patterns in a straight line on a substrate, and a step of subsequently forming a plurality of through holes in the substrate so as to be in contact with the electrode patterns. Forming a conductor layer on the inner surface of the plurality of through holes, mounting an element on each of the electrode patterns, and then connecting a line connecting the plurality of through holes formed on the substrate to another A method of mounting an element, comprising a step of cutting the substrate along a predetermined line.
【００１１】[0011]
【発明の実施の形態】本発明の実施例について、以下に
説明する。図１は本発明のチップキャリアの一例を示す
平面図である。このチップキャリア１は、厚さが約０．
５から１ミリで、１辺の長さが約１００ミリのセラミッ
ク基板（アルミナなど）から作製される。基板は他の絶
縁材料（有機樹脂、プリント基板など）が可能である。
この基板は、直線状に形成された複数のスルーホール
３、４を有し、各スルーホールの内側面には金、または
銀パラジウムなどにより導体層が形成されている。スル
ーホール３を含む直線状のスルーホール列に対応して、
各スルーホールに接するように金などにより電極層５、
６が形成されている。電極層５、６とスルーホール内の
導体層とは、スルーホール開口部のエッジ部を介して接
続している。ただし電極層５、６はそれぞれ別のスルー
ホールの導体層に接続している。スルーホール４を含む
スルーホール列にも内側面に導体層が形成されるが前記
電極５、６は接続していない。スルーホール４を含むス
ルーホール列は必ずしも設ける必要はない。図１の例で
はフォトダイオードを想定しており、電極５は素子搭載
用電極また電極６は素子配線用電極に使用される。電極
の数、形状は搭載する素子によって適切な形態とするこ
とができる。Embodiments of the present invention will be described below. FIG. 1 is a plan view showing an example of the chip carrier of the present invention. This chip carrier 1 has a thickness of about 0.1 mm.
It is made from a ceramic substrate (such as alumina) that is 5 to 1 mm and has a side length of about 100 mm. The substrate can be another insulating material (organic resin, printed circuit board, etc.).
This substrate has a plurality of through holes 3 and 4 formed in a straight line, and a conductor layer made of gold, silver palladium, or the like is formed on the inner surface of each through hole. In correspondence with the straight through-hole row including the through-hole 3,
The electrode layer 5 is made of gold or the like so as to be in contact with each through hole.
6 are formed. The electrode layers 5 and 6 and the conductor layer in the through hole are connected via the edge of the through hole opening. However, the electrode layers 5 and 6 are connected to conductor layers of different through holes, respectively. A conductor layer is also formed on the inner surface of the row of through holes including the through hole 4, but the electrodes 5 and 6 are not connected. It is not always necessary to provide a row of through holes including the through holes 4. In the example of FIG. 1, a photodiode is assumed, and the electrode 5 is used as an element mounting electrode and the electrode 6 is used as an element wiring electrode. The number and shape of the electrodes can be made appropriate depending on the elements to be mounted.
【００１２】図２は図１のチップキャリアを切断線２に
沿って切断した、１素子をマウントするチップキャリア
７を示している。図２（Ａ）はチップキャリア７の上面
図であり図２（Ｂ）、（Ｃ）、（Ｄ）はそれぞれチップ
キャリア７の側面図である。このチップキャリア７はフ
ォトダイオードを搭載する場合、１辺が１から２ミ程度
の大きさである。素子搭載面には電極５、６が配置され
ている。前記側面図中の斜線で表した部分は図１のスル
ーホール３、４の内側面に形成した導体層である。図２
（Ｂ）の左右の導体層はそれぞれ異なるスルーホールに
形成された導体層でありチップキャリア７の側面に互い
に離れて形成されている。これら導体層はそれぞれ別個
に電極５、６に接続している。図２（Ｃ）に斜線で示さ
れる導体層は図１のスルーホール４を含むスルーホール
列に形成された導体層である。ただしこのスルーホール
４を含むスルーホール列を形成しない場合は図２（Ｃ）
に表示される部分には導体層が形成されない。FIG. 2 shows a chip carrier 7 for mounting one element, which is obtained by cutting the chip carrier of FIG. 1 along the cutting line 2. 2A is a top view of the chip carrier 7, and FIGS. 2B, 2C, and 2D are side views of the chip carrier 7, respectively. When a photodiode is mounted on the chip carrier 7, one side has a size of about 1 to 2 mm. Electrodes 5 and 6 are arranged on the element mounting surface. The hatched portions in the side view are the conductor layers formed on the inner surfaces of the through holes 3 and 4 in FIG. FIG.
The conductor layers on the left and right in (B) are conductor layers formed in different through holes, respectively, and are formed separately from each other on the side surface of the chip carrier 7. These conductor layers are separately connected to the electrodes 5 and 6 respectively. The conductor layer indicated by oblique lines in FIG. 2C is a conductor layer formed in a row of through holes including the through hole 4 in FIG. However, when a row of through holes including the through holes 4 is not formed, FIG.
No conductor layer is formed in the portion indicated by.
【００１３】図１のチップキャリア１は、例えばフォト
ダイオードならば数百から数千の素子が搭載可能なもの
であるが、最終的には切断線２の位置で切り離され、図
２に示されるような形状の１素子に対応したチップキャ
リア７の大きさになる。しかし切断前にマウンターによ
って素子を電極５上にマウントし、この後切断すれば微
小な切断片を取り扱うことに起因する生産性の低下を避
けることができる。一方図１のチップキャリア１を素子
マウント前に切断したとしても、この１素子に対応する
チップキャリア７の側面部にはすでにスルーホール内側
面に形成した導電層が存在するため、前記側面部への電
極形成の工程は省略でき、同様に生産性の低下が避けら
れる。また、前記スルーホール４を含むスルーホール列
を形成する場合、その内側面にも導体層が形成される。
例えばフォトダイオード８がマウントされたチップキャ
リア７を図３のような態様で他の基板にマウントすると
きには、この導体層は底面部に位置するので、ろう付け
によりマウントする場合に必要である。スルーホール４
を設けない場合はチップキャリア７は接着剤にて基板に
固定する。The chip carrier 1 shown in FIG. 1 is, for example, capable of mounting several hundreds to thousands of elements in the case of a photodiode. However, the chip carrier 1 is finally cut off at a cutting line 2 and shown in FIG. The size of the chip carrier 7 corresponding to one element having such a shape is obtained. However, if the element is mounted on the electrode 5 by a mounter before cutting and then cut, it is possible to avoid a decrease in productivity due to handling of small cut pieces. On the other hand, even if the chip carrier 1 of FIG. 1 is cut before mounting the element, the conductive layer formed on the inner side surface of the through hole already exists on the side surface of the chip carrier 7 corresponding to this one element. Can be omitted, and a decrease in productivity can be avoided. When a through-hole row including the through-holes 4 is formed, a conductor layer is also formed on the inner side surface.
For example, when the chip carrier 7 on which the photodiode 8 is mounted is mounted on another substrate in a manner as shown in FIG. 3, this conductor layer is located on the bottom surface, and is necessary when mounting by brazing. Through hole 4
Is not provided, the chip carrier 7 is fixed to the substrate with an adhesive.
【００１４】チップキャリアの製造方法について次に説
明する。まずスルーホールが形成された基板を作製す
る。アルミナ等の粉末と有機バインダーを含むグリーン
シートにスルーホールに相当する孔を形成し、このグリ
ーンシートを複数積層、圧着して、焼成することによ
り、スルーホールを備えたセラミック基板を作製した。
焼成後のセラミック基板に公知の方法でスルーホールを
形成することもできる。次に、スルーホール内側面に金
メッキ層を形成した。金以外にも銀パラジウムなど公知
の材料が可能である。メッキは電解メッキ、無電界メッ
キ、その他方法が可能である。次に素子搭載面に電極パ
ターンを形成した。スルーホールの形成された基板上に
金ペーストを所定のパターンに印刷後、焼成する方法に
より行った。全面にメッキ等によりメタライズした後エ
ッチングにより形成する方法など公知の方法も使用でき
る。電極は銀パラジウムなどの前記と同様な材料が使用
可能である。前記導体層と電極パターンの材料は同一の
材料が好ましいが、マイグレーションその他の問題が発
生しなければ互いに異なる材料も使用できる。他の製造
方法として、まず基板に素子搭載用電極パターンを形成
し、その後スルーホールの形成とその内側面への導体層
の形成を行ってもよい。Next, a method for manufacturing a chip carrier will be described. First, a substrate on which a through hole is formed is manufactured. Holes corresponding to through holes were formed in a green sheet containing a powder of alumina or the like and an organic binder, a plurality of the green sheets were laminated, pressed, and fired to produce a ceramic substrate having through holes.
A through hole may be formed in the fired ceramic substrate by a known method. Next, a gold plating layer was formed on the inner surface of the through hole. Known materials such as silver palladium other than gold can be used. The plating can be performed by electrolytic plating, electroless plating, or other methods. Next, an electrode pattern was formed on the element mounting surface. The printing was performed by a method in which a gold paste was printed in a predetermined pattern on the substrate on which the through holes were formed, and then fired. A known method such as a method of forming the entire surface by metallization by plating or the like, followed by etching may be used. The same material as described above such as silver palladium can be used for the electrode. The material of the conductor layer and the material of the electrode pattern are preferably the same, but different materials may be used unless migration or other problems occur. As another manufacturing method, first, an element mounting electrode pattern may be formed on a substrate, and then a through hole may be formed and a conductor layer may be formed on an inner surface thereof.
【００１５】前記方法により製造した基板は、フォトダ
イオードをマウントする前に切断線２に沿って切断し
て、１素子搭載用のチップキャリアとすることができ
る。またマウント後に切断することもでき、またマウン
ト後図３のように隣接する配線用電極との間にワイヤボ
ンデングを行ってから切断することもできる。素子のマ
ウントは通常のろう付け法を用いた。セラミック基板の
切断は公知のダイシングマシンによった。これらの方法
により効率的にフォトダイオードなどの素子をマウント
することができる。The substrate manufactured by the above method can be cut along the cutting line 2 before mounting the photodiode, and can be used as a chip carrier for mounting one element. Further, it is also possible to cut after mounting, or to cut after performing wire bonding between adjacent wiring electrodes as shown in FIG. 3 after mounting. The device was mounted by the usual brazing method. Cutting of the ceramic substrate was performed by a known dicing machine. With these methods, an element such as a photodiode can be efficiently mounted.
【００１６】[0016]
【発明の効果】以上のように、本発明のチップキャリア
およびその製造方法によれば、スルーホールを直線状に
配置しその内側面に導体層を形成した基板に素子搭載用
電極が形成された構成とすることにより、側面にも電極
層が形成されたチップキャリアを容易に作製できる。ま
た、本発明の素子のマウント方法では前記チップキャリ
アを切断する前にマウント用の電極に素子をマウントし
ておくことにより、微小な素子のチップキャリアへのマ
ウントを効率的に行うことができる。As described above, according to the chip carrier and the method of manufacturing the same of the present invention, the element mounting electrodes are formed on the substrate in which the through holes are linearly arranged and the conductor layer is formed on the inner surface thereof. With this configuration, a chip carrier having an electrode layer also formed on the side surface can be easily manufactured. Further, in the element mounting method of the present invention, the microelement can be efficiently mounted on the chip carrier by mounting the element on the mounting electrode before cutting the chip carrier.
【図１】本発明の一実施例におけるチップキャリアの平
面図を表した図である。FIG. 1 is a plan view of a chip carrier according to an embodiment of the present invention.
【図２】本発明の一実施例における１素子に対応するチ
ップキャリアを表す図である。ここで、（Ａ）は平面
図、（Ｂ）、（Ｃ）、（Ｄ）は側面図である。FIG. 2 is a diagram illustrating a chip carrier corresponding to one element in one embodiment of the present invention. Here, (A) is a plan view, and (B), (C), and (D) are side views.
【図３】本発明の一実施例においてフォトダイオードが
マウントされたチップキャリアが実装された状態を示す
斜視図である。FIG. 3 is a perspective view showing a state where a chip carrier on which a photodiode is mounted is mounted in one embodiment of the present invention.
１ チップキャリア ２ 切断線 ３、４ スルーホール ５、６ 電極 ７ １素子に対応するチップキャリア ８ フォトダイオード DESCRIPTION OF SYMBOLS 1 Chip carrier 2 Cutting line 3, 4 Through hole 5, 6 Electrode 7 Chip carrier corresponding to 1 element 8 Photodiode
Claims (10)
複数組の電極層と、前記基板に直線状に形成された複数
個のスルーホールを備え、前記直線状に形成された複数
個のスルーホールのうち一部のスルーホールのみが前記
複数組の電極層と接して配置されており、この電極層と
当該スルーホールの内側面に形成された導体層とが接続
していることを特徴とするチップキャリア。1. A substrate comprising: a substrate; a plurality of sets of electrode layers formed linearly on the substrate; and a plurality of through holes formed linearly in the substrate. Only some of the through holes are arranged in contact with the plurality of sets of electrode layers, and the electrode layers are connected to the conductor layers formed on the inner side surfaces of the through holes. A chip carrier.
各電極はそれぞれ異なるスルーホールと接し、そのスル
ーホール内側面の導体層と接続するように配置されてい
る請求項１に記載のチップキャリア。2. A set of electrode layers is composed of two electrodes,
2. The chip carrier according to claim 1, wherein each electrode is arranged so as to be in contact with a different through hole and to be connected to a conductor layer on an inner surface of the through hole.
を、このチップキャリアに直線状に形成された複数個の
スルーホールを結ぶ線と他の所定の線に沿って切断して
製造されるチップキャリア。3. The chip carrier according to claim 1, wherein the chip carrier is cut along a line connecting a plurality of through holes formed linearly in the chip carrier and another predetermined line. Chip carrier.
て、素子搭載面の１組の電極層は２つの電極から構成さ
れ、これら各電極は当該チップキャリアの側面に形成さ
れた２つの電極とそれぞれ別個に接続しているチップキ
ャリア。4. The chip carrier according to claim 3, wherein one set of electrode layers on the element mounting surface is composed of two electrodes, and each of these electrodes is formed of two electrodes formed on a side surface of the chip carrier. And chip carriers that are connected separately.
極層とは接続しない導体層を備えている請求項３または
４に記載のチップキャリア。5. The chip carrier according to claim 3, wherein a side surface of the chip carrier is provided with a conductor layer not connected to the electrode layer on the element mounting surface.
基板を作製する工程と、前記複数のスルーホールの内側
面に導体層を形成する工程と、この後前記スルーホール
に接するように基板上に複数組の電極パターンを形成す
る工程とを備えたことを特徴とするチップキャリアの製
造方法。6. A step of manufacturing a substrate in which a plurality of through holes are formed in a straight line, a step of forming a conductor layer on inner surfaces of the plurality of through holes, and thereafter, a step of contacting the substrate with the through holes. Forming a plurality of sets of electrode patterns on the chip carrier.
形成する工程と、この後基板に前記電極パターンと接す
るように複数のスルーホールを形成する工程と、前記複
数のスルーホールの内側面に導体層を形成する工程とを
備えたことを特徴とするチップキャリアの製造方法。7. A step of linearly forming a plurality of sets of electrode patterns on a substrate, a step of forming a plurality of through holes on the substrate so as to be in contact with the electrode patterns, and a step of forming a plurality of through holes in the plurality of through holes. Forming a conductor layer on a side surface.
に前記直線状に形成された複数個のスルーホールを結ぶ
線と他の所定の線に沿って前記基板を切断する工程を備
えたことを特徴とするチップキャリアの製造方法。8. The method according to claim 6, further comprising the step of cutting the substrate along a line connecting the plurality of through holes formed linearly and another predetermined line. A method for manufacturing a chip carrier.
基板を作製する工程と、前記複数のスルーホールの内側
面に導体層を形成する工程と、この後前記スルーホール
に接するように基板上に複数組の電極パターンを形成す
る工程と、前記各電極パターン上に素子をマウントする
工程と、この後前記基板に直線状に形成された複数個の
スルーホールを結ぶ線と他の所定の線に沿って当該基板
を切断する工程を備えたことを特徴とする素子のマウン
ト方法。9. A step of manufacturing a substrate in which a plurality of through holes are formed in a straight line, a step of forming a conductor layer on inner surfaces of the plurality of through holes, and thereafter, a step of contacting the substrate with the through holes. A step of forming a plurality of sets of electrode patterns thereon, a step of mounting an element on each of the electrode patterns, and a line connecting a plurality of through holes formed linearly on the substrate and another predetermined A method of mounting an element, comprising a step of cutting the substrate along a line.
に形成する工程と、この後基板に前記電極パターンと接
するように複数のスルーホールを形成する工程と、前記
複数のスルーホールの内側面に導体層を形成する工程
と、前記各電極パターン上に素子をマウントする工程
と、この後前記基板に直線状に形成された複数個のスル
ーホールを結ぶ線と他の所定の線に沿って当該基板を切
断する工程を備えたことを特徴とする素子のマウント方
法。10. A step of forming a plurality of sets of electrode patterns in a straight line on a substrate, a step of forming a plurality of through holes on the substrate so as to be in contact with the electrode patterns, and a step of forming a plurality of through holes in the plurality of through holes. A step of forming a conductor layer on the side surface, a step of mounting an element on each of the electrode patterns, and then, along a line connecting a plurality of through holes formed linearly in the substrate and another predetermined line. A step of cutting the substrate by cutting.
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|---|---|---|---|
| JP7204144A JP2737712B2 (en) | 1995-08-10 | 1995-08-10 | Chip carrier, method of manufacturing the same, and method of mounting element |
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| JPH0951053A JPH0951053A (en) | 1997-02-18 |
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