JP2731621B2 - スイッチングレギュレータ制御方式 - Google Patents
スイッチングレギュレータ制御方式Info
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- JP2731621B2 JP2731621B2 JP12620990A JP12620990A JP2731621B2 JP 2731621 B2 JP2731621 B2 JP 2731621B2 JP 12620990 A JP12620990 A JP 12620990A JP 12620990 A JP12620990 A JP 12620990A JP 2731621 B2 JP2731621 B2 JP 2731621B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチングレギュレータ制御方式に関し、
特に出力電圧の急峻変化を抑制するための制御方式に関
する。
特に出力電圧の急峻変化を抑制するための制御方式に関
する。
従来、この種のスイッチングレギュレータ制御方式
は、出力電圧と予め定める基準電圧との差を増幅し、そ
の出力電圧をサンプングしてデジタルデータを演算処理
して出力に必要なパルス幅を決めていた。
は、出力電圧と予め定める基準電圧との差を増幅し、そ
の出力電圧をサンプングしてデジタルデータを演算処理
して出力に必要なパルス幅を決めていた。
第４図は従来のスイッチングレギュレータ制御方式の
ブロック図である。一方に予め定める所定の基準電圧３
を入力し、他方に電源コンバータ１の出力電圧を入力す
る差動増幅器２は、両者の電圧差を増幅し、A/Dコンバ
ータ５へ出力する。この差動増幅器２の出力は、A/Dコ
ンバータ５で発振回路８から送出されるクロックパルス
に同期してサンプリングされ、デジタルデータに変換さ
れる。パルス制御回路６では、このデジタル化されたレ
ベルデータを演算処理して平均値データを生成し、D/A
コンバータ９へ出力する。D/Aコンバータ９では、発振
回路８が出力するクロックパルスに同期してデジタルデ
ータをアナログ信号に変換し、駆動回路11へ出力する。
駆動回路11は、D/Aコンバータからの入力レベルに応じ
たパルス幅により、電源コンバータ１を駆動する。なお
電源コンバータ１の負荷急変等による出力電圧の急変に
系の応答速度が追随できずに生ずる出力電圧の急変は、
コンデンサ12の容量を大きくして波形を鈍らせるこによ
り対応していた。
ブロック図である。一方に予め定める所定の基準電圧３
を入力し、他方に電源コンバータ１の出力電圧を入力す
る差動増幅器２は、両者の電圧差を増幅し、A/Dコンバ
ータ５へ出力する。この差動増幅器２の出力は、A/Dコ
ンバータ５で発振回路８から送出されるクロックパルス
に同期してサンプリングされ、デジタルデータに変換さ
れる。パルス制御回路６では、このデジタル化されたレ
ベルデータを演算処理して平均値データを生成し、D/A
コンバータ９へ出力する。D/Aコンバータ９では、発振
回路８が出力するクロックパルスに同期してデジタルデ
ータをアナログ信号に変換し、駆動回路11へ出力する。
駆動回路11は、D/Aコンバータからの入力レベルに応じ
たパルス幅により、電源コンバータ１を駆動する。なお
電源コンバータ１の負荷急変等による出力電圧の急変に
系の応答速度が追随できずに生ずる出力電圧の急変は、
コンデンサ12の容量を大きくして波形を鈍らせるこによ
り対応していた。
上述した従来のスイッチングレギュレータ制御方式
は、負荷急変等による出力電圧の急変を出力に大きな容
量のコンデンサを挿入して対応しており、負荷の電子回
路が正常動作する電源電圧を得るためには、コンデンサ
の容量を大きくなり装置の小型化の妨げになるばかり
か、価格も高価となるという欠点があった。
は、負荷急変等による出力電圧の急変を出力に大きな容
量のコンデンサを挿入して対応しており、負荷の電子回
路が正常動作する電源電圧を得るためには、コンデンサ
の容量を大きくなり装置の小型化の妨げになるばかり
か、価格も高価となるという欠点があった。
本発明の目的は、スイッチングレギュレータの電源変
動制御範囲を越える出力電圧変動を検出し、出力電圧を
制御するパルス幅を制御することにより、出力電圧の急
激な変動を抑制することができる、スイッチングレギュ
レータ制御方式を提供することにある。
動制御範囲を越える出力電圧変動を検出し、出力電圧を
制御するパルス幅を制御することにより、出力電圧の急
激な変動を抑制することができる、スイッチングレギュ
レータ制御方式を提供することにある。
本発明のスイッチングレギュレータ制御方式は、出力
電圧を所定の基準値と比較し、比較結果を基にパルス幅
制御信号を生成しスイッチング素子を制御して前記出力
電圧を安定化するスイッチングレギュレータの制御方式
において、クロックパルスを出力する発振回路と、一方
に前記出力電圧を、他方に予め定める所定の基準電圧を
入力しその電圧差を増幅する差動増幅器と、該差動増幅
器の出力レベルを前記クロックパルスに同期してサンプ
リングしデジタル制御データを生成するA/Dコンバータ
と、前記差動増幅器の出力レベルを監視し予め定める電
源変動制御範囲の上限または下限を越えたとき、セット
信号を出力すると共に、前記セット信号の出力を通知す
るためのリセット信号を出力する検出回路と、前記電源
変動制御範囲の上限を越えたとき、または下限を越えた
とき、前記出力電圧を前記電源変動制御範囲内に抑制す
るための予め設定された第１の制御データおよび第２の
制御データを備え、前記A/Dコンバータが生成した前記
デジタル制御データと前記検出回路が出力する前記セッ
ト信号および前記リセット信号と前記発振回路が出力し
た前記クロックパルスとを入力し、前記セット信号およ
び前記リセット信号があるとき、前記セット信号により
前記第１の制御データまたは前記第２の制御データを選
択し、前記リセット信号により前記A/Dコンバータから
の前記デジタル制御データの送出をリセットし且つ前記
セット信号により選択した前記第１の制御データまたは
前記第２の制御データを送出し、前記セット信号および
前記リセット信号がないとき、前記A/Dコンバータから
の前記デジタル制御データを送出するデータプリセット
回路と、該データプリセット回路が出力する前記デジタ
ル制御データまたは前記第１の制御データまたは前記第
２の制御データを受け、それぞれの制御データに対応す
るパルス幅データを生成するパルス幅制御回路と、該パ
ルス幅制御回路が生成した前記パルス幅データをアナロ
グ信号に変換するD/Aコンバータと、該D/Aコンバータの
出力によりスイッチングレギュレータの前記スイッチン
グ素子を制御する駆動回路とを有することを特徴とす
る。
電圧を所定の基準値と比較し、比較結果を基にパルス幅
制御信号を生成しスイッチング素子を制御して前記出力
電圧を安定化するスイッチングレギュレータの制御方式
において、クロックパルスを出力する発振回路と、一方
に前記出力電圧を、他方に予め定める所定の基準電圧を
入力しその電圧差を増幅する差動増幅器と、該差動増幅
器の出力レベルを前記クロックパルスに同期してサンプ
リングしデジタル制御データを生成するA/Dコンバータ
と、前記差動増幅器の出力レベルを監視し予め定める電
源変動制御範囲の上限または下限を越えたとき、セット
信号を出力すると共に、前記セット信号の出力を通知す
るためのリセット信号を出力する検出回路と、前記電源
変動制御範囲の上限を越えたとき、または下限を越えた
とき、前記出力電圧を前記電源変動制御範囲内に抑制す
るための予め設定された第１の制御データおよび第２の
制御データを備え、前記A/Dコンバータが生成した前記
デジタル制御データと前記検出回路が出力する前記セッ
ト信号および前記リセット信号と前記発振回路が出力し
た前記クロックパルスとを入力し、前記セット信号およ
び前記リセット信号があるとき、前記セット信号により
前記第１の制御データまたは前記第２の制御データを選
択し、前記リセット信号により前記A/Dコンバータから
の前記デジタル制御データの送出をリセットし且つ前記
セット信号により選択した前記第１の制御データまたは
前記第２の制御データを送出し、前記セット信号および
前記リセット信号がないとき、前記A/Dコンバータから
の前記デジタル制御データを送出するデータプリセット
回路と、該データプリセット回路が出力する前記デジタ
ル制御データまたは前記第１の制御データまたは前記第
２の制御データを受け、それぞれの制御データに対応す
るパルス幅データを生成するパルス幅制御回路と、該パ
ルス幅制御回路が生成した前記パルス幅データをアナロ
グ信号に変換するD/Aコンバータと、該D/Aコンバータの
出力によりスイッチングレギュレータの前記スイッチン
グ素子を制御する駆動回路とを有することを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック，第２図は
本発明のデータプリセット回路の一実施例を示すブロッ
ク図，第３図はデータプリセット回路の動作を示す図で
ある。
本発明のデータプリセット回路の一実施例を示すブロッ
ク図，第３図はデータプリセット回路の動作を示す図で
ある。
第１図は、所定の電圧を出力する電源コンバータ１
と、該電源コンバータの出力電圧と予め定める基準電圧
３の電圧差を増幅する差動増幅器２と、差動増幅器の出
力をデジタルデータ化するA/Dコンバータ５と、差動増
幅器２の出力を受け予め定める電源変動制御範囲を越え
る電源電圧の変動を検出する検出回路４と、検出回路４
が出力するセット信号とリセット信号を受け電圧変動を
電源電圧制御範囲内に抑制するための制御データを生成
するデータプリセット回路７と、データプリセット回路
７の出力を受け出力電圧を制御するためにパルス幅を制
御するパルス幅制御回路６と、パルス幅制御回路６が出
力するデジタルデータをアナログ信号に変換するD/Aコ
ンバータ９と、D/Aコンバータ９の出力を受け電源コン
バータ１を駆動する駆動回路11と、コンデンサ12,13か
ら構成される。
と、該電源コンバータの出力電圧と予め定める基準電圧
３の電圧差を増幅する差動増幅器２と、差動増幅器の出
力をデジタルデータ化するA/Dコンバータ５と、差動増
幅器２の出力を受け予め定める電源変動制御範囲を越え
る電源電圧の変動を検出する検出回路４と、検出回路４
が出力するセット信号とリセット信号を受け電圧変動を
電源電圧制御範囲内に抑制するための制御データを生成
するデータプリセット回路７と、データプリセット回路
７の出力を受け出力電圧を制御するためにパルス幅を制
御するパルス幅制御回路６と、パルス幅制御回路６が出
力するデジタルデータをアナログ信号に変換するD/Aコ
ンバータ９と、D/Aコンバータ９の出力を受け電源コン
バータ１を駆動する駆動回路11と、コンデンサ12,13か
ら構成される。
第２図は、検出回路４が出力するセット信号を受け、
予め定める電源電圧制御範囲を越えた出力電圧の変動
を、該制御範囲内に抑制するための所定のデータU1とD1
のいずれかを切替選択するセレクタ21と、セレクタ21で
選択されたU1またはD1のデータと検出回路４が出力する
リセット信号の論理積を出力する第１の論理積回路23
と、インバータ22で反転したセレクタ21で選択されたU1
またはD1のデータと検出回路４が出力するリセット信号
の論理積を出力する第２の論理積回路24と、第１の論理
積回路23の出力をＲ端子に，第２の論理積回路24の出力
をＳ端子に,A/Dコンバータ５からのデータをＤ端子に，
発振回路８からのクロックパルスをCP端子にそれぞれ接
続されたＤフリップフロップ25から構成される。なお、
データU1およびD1は、出力電圧が制御範囲の上限および
下限を越えた出力電圧を制御範囲内に引き込むとき、急
峻な変化によるトランジェント現象を防止するために設
定するものであり、例えばディップスイッチ等により制
御範囲内に最適値に予め設定しておく。
予め定める電源電圧制御範囲を越えた出力電圧の変動
を、該制御範囲内に抑制するための所定のデータU1とD1
のいずれかを切替選択するセレクタ21と、セレクタ21で
選択されたU1またはD1のデータと検出回路４が出力する
リセット信号の論理積を出力する第１の論理積回路23
と、インバータ22で反転したセレクタ21で選択されたU1
またはD1のデータと検出回路４が出力するリセット信号
の論理積を出力する第２の論理積回路24と、第１の論理
積回路23の出力をＲ端子に，第２の論理積回路24の出力
をＳ端子に,A/Dコンバータ５からのデータをＤ端子に，
発振回路８からのクロックパルスをCP端子にそれぞれ接
続されたＤフリップフロップ25から構成される。なお、
データU1およびD1は、出力電圧が制御範囲の上限および
下限を越えた出力電圧を制御範囲内に引き込むとき、急
峻な変化によるトランジェント現象を防止するために設
定するものであり、例えばディップスイッチ等により制
御範囲内に最適値に予め設定しておく。
第１図において、差動増幅器２は電源コンバータ１の
出力電圧を一方に，他方に予め定める基準電圧３を入力
し、その電圧差を増幅しA/Dコンバータ５と検出回路４
へ出力する。A/Dコンバータ５は、発振回路８が出力す
るクロックパルスに同期し差動増幅器２が出力した電圧
レベルをサンプリングしてデジタルデータに変換し、デ
ータプリセット回路７へ出力する。一方検出回路４は、
差動増幅器２の出力電圧を監視して出力電圧の変動が、
所定の制御範囲の上限を越えた時と下限を越えた時にそ
れぞれのセット信号を生成し、データプリセット回路７
へ出力する。データプリセット回路７は、更に検出回路
４からリセット信号を，発振回路８からクロックパルス
を受け、電源電圧制御範囲内で抑制するためのデータを
生成する。
出力電圧を一方に，他方に予め定める基準電圧３を入力
し、その電圧差を増幅しA/Dコンバータ５と検出回路４
へ出力する。A/Dコンバータ５は、発振回路８が出力す
るクロックパルスに同期し差動増幅器２が出力した電圧
レベルをサンプリングしてデジタルデータに変換し、デ
ータプリセット回路７へ出力する。一方検出回路４は、
差動増幅器２の出力電圧を監視して出力電圧の変動が、
所定の制御範囲の上限を越えた時と下限を越えた時にそ
れぞれのセット信号を生成し、データプリセット回路７
へ出力する。データプリセット回路７は、更に検出回路
４からリセット信号を，発振回路８からクロックパルス
を受け、電源電圧制御範囲内で抑制するためのデータを
生成する。
ここでデータプリセット回路７の動作について説明す
る。第３図に示すように例えば電圧変動制御範囲の上限
がＵ点，下限がＤ点，その中心をＣ点とし、Ｕ点の制御
データを４ビット構成で「1111」,D点の制御データを
「0000」およびＣ点の制御データを「1000」とし、また
Ｃ−Ｕ点の間の任意の点U1の制御データを「1100」,D−
Ｃ点の間の任意の点D1の制御データを「0100」とする。
第２図のセレクタ21には、このU1点およびD1点の制御デ
ータがそれぞれ構成されている。なお、第２図に示すデ
ータプリセット回路７は、制御データが１ビットの場合
を示し、第３図に示すように制御データが４ビットで構
成されている場合には、第２図に示すデータプリセット
回路７が４回路（例えば第１〜第４のデータプリセット
回路）必要になる。例えば第１のデータプリセット回路
のU1には制御データ（1100）の最上位ビットの「１」
が、第２のデータプリセット回路のU1には制御データの
最上位ビットに続くビットの「１、第３および第４のデ
ータプリセット回路のU1にはそれぞれ「０」が設定さ
れ、Ｄ点を越えた出力電圧を制御範囲の中心がＣ点に収
斂させる場合、U1の制御データ（1100）は、第１〜第４
のデータプリセット回路がそれぞれ選択し後段のパルス
幅制御回路６へ送出する。
る。第３図に示すように例えば電圧変動制御範囲の上限
がＵ点，下限がＤ点，その中心をＣ点とし、Ｕ点の制御
データを４ビット構成で「1111」,D点の制御データを
「0000」およびＣ点の制御データを「1000」とし、また
Ｃ−Ｕ点の間の任意の点U1の制御データを「1100」,D−
Ｃ点の間の任意の点D1の制御データを「0100」とする。
第２図のセレクタ21には、このU1点およびD1点の制御デ
ータがそれぞれ構成されている。なお、第２図に示すデ
ータプリセット回路７は、制御データが１ビットの場合
を示し、第３図に示すように制御データが４ビットで構
成されている場合には、第２図に示すデータプリセット
回路７が４回路（例えば第１〜第４のデータプリセット
回路）必要になる。例えば第１のデータプリセット回路
のU1には制御データ（1100）の最上位ビットの「１」
が、第２のデータプリセット回路のU1には制御データの
最上位ビットに続くビットの「１、第３および第４のデ
ータプリセット回路のU1にはそれぞれ「０」が設定さ
れ、Ｄ点を越えた出力電圧を制御範囲の中心がＣ点に収
斂させる場合、U1の制御データ（1100）は、第１〜第４
のデータプリセット回路がそれぞれ選択し後段のパルス
幅制御回路６へ送出する。
例えばＤ点の制御データが「0000」となると出力電圧
のパルス幅は最大となり、急激に電源コンバータ１の出
力電圧を上げようと制御するので差動増幅器２の出力電
圧が第３図のＡ図に示すように変動する。このとき電源
コンバータ１の出力電圧が急峻に変化してオーバーシュ
ートしないように、検出回路４はｎ点（検出点を越えた
ときでもよい）でその変化を検出してリセット信号を生
成し、データプリセット回路７のセレクタ21を制御する
（第２図参照）。セレクタ21では、U1の制御データ「11
00」が選択され直接第１の論理積回路23と、インバータ
22を介して第２の論理積回路24に接続される。第１およ
び第２の論理積回路23,23には、検出回路４が送出する
リセット信号が接続されており、このリセット信号とセ
レクタ21が選択したU1の制御データの論理積はＤフリッ
フロップ25のR,S端子にそれぞれ接続される。またＤフ
リップフロップ25のCP端子には、インバータ20で反転さ
れたリセット信号とクロックパルスの論理積を出力する
論理積回路26の出力が接続されている。論理積回路26
は、リセット信号が入力されている間はクロックパルス
を出力を停止するため、Ｄフリップフロップ25のＱ端子
には、D1に設定された制御データ（0100）が出力され、
パルス幅制御回路６へ出力される。Ｄフリップフロップ
25のＱ端子には、S,R端子にリセット信号が入力された
場合D1（またはU1）の制御データがそのまま出力され
る。パルス幅制御回路６では、この制御データにより最
大パルス幅を抑えたデータを生成し、D/Aコンバータ９
へ出力する。D/Aコンバータ９でアナログ電圧に変換し
た後駆動回路11へ出力する。駆動回路11では、アナログ
電圧に応じたパルス幅の駆動信号を生成して、電源コン
バータ１の出力電圧が急峻でなく緩やかに正常状態にな
るよう制御する。電源コンバータの出力電圧が正常状態
に復旧すると、電圧変動が制御範囲内になり検出回路４
からはセットおよびリセット信号は出力されず、インバ
ータ20の出力は「Ｈ」レベルになる。従って、Ｄフリッ
プフロップ25に接続されたA/Dコンバータ５からのデー
タは、CP端子に接続されたクロックパルスによりＱ端子
を介してパルス幅制御回路６へそのまま出力される。従
って、電源コンバータ１の出力電圧が制御範囲の上限ま
たは下限を越えたとき、まず最初に、予め設定したU1ま
たはD1の制御データにより出力電圧を制御範囲内に引き
込み、その後は差動増幅器２における基準電圧との差分
電圧をA/Dコンバータ３によりサンプリングしたデジタ
ル制御データにより電源コンバータ１の出力電圧が制御
され、制御範囲内の中心であるＣ点（第３図参照）に収
斂される。すなわち電源コンバータ１の出力電圧が正常
状態に復旧し安定した場合、Ｃ点の制御データが出力さ
れる。
のパルス幅は最大となり、急激に電源コンバータ１の出
力電圧を上げようと制御するので差動増幅器２の出力電
圧が第３図のＡ図に示すように変動する。このとき電源
コンバータ１の出力電圧が急峻に変化してオーバーシュ
ートしないように、検出回路４はｎ点（検出点を越えた
ときでもよい）でその変化を検出してリセット信号を生
成し、データプリセット回路７のセレクタ21を制御する
（第２図参照）。セレクタ21では、U1の制御データ「11
00」が選択され直接第１の論理積回路23と、インバータ
22を介して第２の論理積回路24に接続される。第１およ
び第２の論理積回路23,23には、検出回路４が送出する
リセット信号が接続されており、このリセット信号とセ
レクタ21が選択したU1の制御データの論理積はＤフリッ
フロップ25のR,S端子にそれぞれ接続される。またＤフ
リップフロップ25のCP端子には、インバータ20で反転さ
れたリセット信号とクロックパルスの論理積を出力する
論理積回路26の出力が接続されている。論理積回路26
は、リセット信号が入力されている間はクロックパルス
を出力を停止するため、Ｄフリップフロップ25のＱ端子
には、D1に設定された制御データ（0100）が出力され、
パルス幅制御回路６へ出力される。Ｄフリップフロップ
25のＱ端子には、S,R端子にリセット信号が入力された
場合D1（またはU1）の制御データがそのまま出力され
る。パルス幅制御回路６では、この制御データにより最
大パルス幅を抑えたデータを生成し、D/Aコンバータ９
へ出力する。D/Aコンバータ９でアナログ電圧に変換し
た後駆動回路11へ出力する。駆動回路11では、アナログ
電圧に応じたパルス幅の駆動信号を生成して、電源コン
バータ１の出力電圧が急峻でなく緩やかに正常状態にな
るよう制御する。電源コンバータの出力電圧が正常状態
に復旧すると、電圧変動が制御範囲内になり検出回路４
からはセットおよびリセット信号は出力されず、インバ
ータ20の出力は「Ｈ」レベルになる。従って、Ｄフリッ
プフロップ25に接続されたA/Dコンバータ５からのデー
タは、CP端子に接続されたクロックパルスによりＱ端子
を介してパルス幅制御回路６へそのまま出力される。従
って、電源コンバータ１の出力電圧が制御範囲の上限ま
たは下限を越えたとき、まず最初に、予め設定したU1ま
たはD1の制御データにより出力電圧を制御範囲内に引き
込み、その後は差動増幅器２における基準電圧との差分
電圧をA/Dコンバータ３によりサンプリングしたデジタ
ル制御データにより電源コンバータ１の出力電圧が制御
され、制御範囲内の中心であるＣ点（第３図参照）に収
斂される。すなわち電源コンバータ１の出力電圧が正常
状態に復旧し安定した場合、Ｃ点の制御データが出力さ
れる。
以上説明したように本発明は、スイッチングレギュレ
ータの電源変動制御範囲を越えて急変する出力電圧を検
出し、出力電圧を制御するパルス幅制御データを制御す
ることにより、出力電圧の急激な変動を抑制することが
でき、電源コンバータの出力コンデンサの容量を小さく
できるため、装置の小型化と低価格化が可能となるとい
う効果がある。
ータの電源変動制御範囲を越えて急変する出力電圧を検
出し、出力電圧を制御するパルス幅制御データを制御す
ることにより、出力電圧の急激な変動を抑制することが
でき、電源コンバータの出力コンデンサの容量を小さく
できるため、装置の小型化と低価格化が可能となるとい
う効果がある。
第１図は本発明の一実施例を示すブロック図，第２図は
本発明のデータプリセット回路の一実施例を示すブロッ
ク図，第３図はデータプリセット回路の動作を示す図で
ある。第４図は従来のスイッチングレギュレータ制御方
式のブロック図である。 １……電源コンバータ、２……差動増幅器、３……基準
電圧、４……検出回路、５……A/Dコンバータ、６……
パルス幅制御回路、７……データプリセット回路、８…
…発振回路、９……D/Aコンバータ、11……駆動回路、1
2,13……コンデンサ。
本発明のデータプリセット回路の一実施例を示すブロッ
ク図，第３図はデータプリセット回路の動作を示す図で
ある。第４図は従来のスイッチングレギュレータ制御方
式のブロック図である。 １……電源コンバータ、２……差動増幅器、３……基準
電圧、４……検出回路、５……A/Dコンバータ、６……
パルス幅制御回路、７……データプリセット回路、８…
…発振回路、９……D/Aコンバータ、11……駆動回路、1
2,13……コンデンサ。
Claims (1)
- 【請求項１】出力電圧を所定の基準値と比較し、比較結
果を基にパルス幅制御信号を生成しスイッチング素子を
制御して前記出力電圧を安定化するスイッチングレギュ
レータの制御方式において、クロックパルスを出力する
発振回路と、一方に前記出力電圧を、他方に予め定める
所定の基準電圧を入力しその電圧差を増幅する差動増幅
器と、該差動増幅器の出力レベルを前記クロックパルス
に同期してサンプリングしデジタル制御データを生成す
るA/Dコンバータと、前記差動増幅器の出力レベルを監
視し予め定める電源変動制御範囲の上限または下限を越
えたとき、セット信号を出力すると共に、前記セット信
号の出力を通知するためのリセット信号を出力する検出
回路と、前記電源変動制御範囲の上限を越えたとき、ま
たは下限を越えたとき、前記出力電圧を前記電源変動制
御範囲内に抑制するための予め設定された第１の制御デ
ータおよび第２の制御データを備え、前記A/Dコンバー
タが生成した前記デジタル制御データと前記検出回路が
出力する前記セット信号および前記リセット信号と前記
発振回路が出力した前記クロックパルスとを入力し、前
記セット信号および前記リセット信号があるとき、前記
セット信号により前記第１の制御データまたは前記第２
の制御データを選択し、前記リセット信号により前記A/
Dコンバータからの前記デジタル制御データの送出をリ
セットし且つ前記セット信号により選択した前記第１の
制御データまたは前記第２の制御データを送出し、前記
セット信号および前記リセット信号がないとき、前記A/
Dコンバータからの前記デジタル制御データを送出する
データプリセット回路と、該データプリセット回路が出
力する前記デジタル制御データまたは前記第１の制御デ
ータまたは前記第２の制御データを受け、それぞれの制
御データに対応するパルス幅データを生成するパルス幅
制御回路と、該パルス幅制御回路が生成した前記パルス
幅データをアナログ信号に変換するD/Aコンバータと、
該D/Aコンバータの出力によりスイッチングレギュレー
タの前記スイッチング素子を制御する駆動回路とを有す
ることを特徴とするスイッチングレギュレータ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12620990A JP2731621B2 (ja) | 1990-05-16 | 1990-05-16 | スイッチングレギュレータ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12620990A JP2731621B2 (ja) | 1990-05-16 | 1990-05-16 | スイッチングレギュレータ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426362A JPH0426362A (ja) | 1992-01-29 |
| JP2731621B2 true JP2731621B2 (ja) | 1998-03-25 |
Family
ID=14929422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12620990A Expired - Lifetime JP2731621B2 (ja) | 1990-05-16 | 1990-05-16 | スイッチングレギュレータ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731621B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4388011B2 (ja) * | 2005-12-13 | 2009-12-24 | 株式会社東芝 | スイッチング電源装置 |
| JP5020732B2 (ja) * | 2006-07-27 | 2012-09-05 | 富士通テン株式会社 | スイッチングレギュレータ |
| JP5186148B2 (ja) | 2006-10-02 | 2013-04-17 | 株式会社日立製作所 | ディジタル制御スイッチング電源装置 |
-
1990
- 1990-05-16 JP JP12620990A patent/JP2731621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426362A (ja) | 1992-01-29 |
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