JP2723313B2 - Method for manufacturing semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 30
- 238000000206 photolithography Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するもので、特に
二層ポリシリコン構造の不揮発性記憶装置とロジックト
ランジスタとが混載する半導体装置に使用されるもので
ある。Description: Object of the Invention (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor device, and particularly relates to a semiconductor in which a nonvolatile memory device having a two-layer polysilicon structure and a logic transistor are mixed. It is used for the device.
（従来の技術） 従来、メモリ領域に形成されるE2PROM、EPROM等の二
層導電型不揮発性記憶装置と、ロジック（論理）領域に
形成される一層導電型半導体装置（以下「ロジックトラ
ンジスタ」という。）とを同一半導体基板上に形成する
場合には、以下に示すような製造方法が用いられてい
る。(Prior Art) Conventionally, a two-layer conductive nonvolatile memory device such as an E 2 PROM or an EPROM formed in a memory region and a one-layer conductive semiconductor device (hereinafter referred to as a “logic transistor”) formed in a logic (logic) region Is formed on the same semiconductor substrate, the following manufacturing method is used.
まず、半導体基板上に第１の絶縁膜と第１の導電膜と
の積層膜を形成した後、通常のフォトリソグラフ技術を
用いてロジック領域の第１の導電膜と第１の絶縁膜とを
除去する。また、ロジック領域の半導体基板上に第２の
絶縁膜（ロジックトランジスタのゲート絶縁膜）を形成
する。この後、通常のフォトリソグラフ技術を用いてロ
ジックトランジスタの閾値制御用のためのイオン注入を
行う。さらに、全面に第２の導電膜を堆積形成してロジ
ックトランジスタのゲート電極を形成する。First, after a laminated film of a first insulating film and a first conductive film is formed on a semiconductor substrate, the first conductive film and the first insulating film in the logic region are separated using a normal photolithographic technique. Remove. Further, a second insulating film (a gate insulating film of a logic transistor) is formed over the semiconductor substrate in the logic region. Thereafter, ion implantation for controlling the threshold value of the logic transistor is performed by using a normal photolithography technique. Further, a second conductive film is deposited and formed on the entire surface to form a gate electrode of the logic transistor.
しかしながら、この製造方法には以下に示すような欠
点がある。However, this manufacturing method has the following disadvantages.
第１に、ロジック系の閾値制御用イオン注入のため、
ロジックトランジスタ用のゲート絶縁膜の形成直後にフ
ォトリソグラフを行なう必要がある。このため、ロジッ
クトランジスタの動作、信頼性上最も重要なゲート絶縁
膜に、汚染源として一般的に知られるレジストが付着す
る。従って、このゲート絶縁膜が汚染され、前記トラン
ジスタの閾値電圧（VTH）の変動やゲート耐圧不良を引
き起こす。First, for ion implantation for threshold control of a logic system,
It is necessary to perform photolithography immediately after forming the gate insulating film for the logic transistor. For this reason, a resist generally known as a contamination source adheres to the gate insulating film which is most important for the operation and reliability of the logic transistor. Therefore, the gate insulating film is contaminated, causing a change in the threshold voltage (V TH ) of the transistor and a gate breakdown voltage defect.
第２に、閾値制御用のイオン種がロジックトランジス
タのゲート絶縁膜を通して打たれるプロセスになってい
るため、この絶縁膜中に不純物準位が形成される。従っ
て、この不純物準位により素子の不安定性を招く。Secondly, since the ion species for controlling the threshold voltage is applied through the gate insulating film of the logic transistor, impurity levels are formed in the insulating film. Therefore, the impurity level causes instability of the device.
（発明が解決しようとする課題） このように、従来は、ロジックトランジスタの閾値電
圧（VTH）の変動、ゲート耐圧不良及び不安定性という
欠点があった。(Problems to be Solved by the Invention) As described above, in the related art, there have been disadvantages such as variation in threshold voltage (V TH ) of a logic transistor, poor gate breakdown voltage, and instability.
よって、本発明の目的は、E2PROM、EPROM等の不揮発
性記憶装置とロジックトランジスタとが混載する半導体
装置において、ロジックトランジスタの閾値電圧の変
動、ゲート耐圧不良及び不安定性がない信頼性の優れた
半導体装置を提供することである。Therefore, an object of the present invention is to provide a semiconductor device in which a nonvolatile memory device such as an E 2 PROM or an EPROM is mixed with a logic transistor, and have excellent reliability without fluctuation of the threshold voltage of the logic transistor, poor gate breakdown voltage and instability. To provide a semiconductor device.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の製造方法は、ま
ず、半導体基板上全面に少なくとも第１の絶縁膜を形成
し、この第１の絶縁膜上に第１の導電膜を形成する。次
に、上記第１の導電膜の一部領域に除去した後、上記一
部領域に対し、選択的に、ロジックトランジスタの閾値
制御用のためのイオン注入を行なう。次に、上記一部領
域に残存する第１の絶縁膜を除去した後、全面に第２の
絶縁膜（ロジックトランジスタのゲート絶縁膜）を形成
する。次に、この第２の絶縁膜上に第２の導電膜を形成
するというものである。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, in the manufacturing method of the present invention, first, at least a first insulating film is formed on the entire surface of a semiconductor substrate. A first conductive film is formed over the insulating film. Next, after removing the partial region of the first conductive film, ion implantation for controlling the threshold value of the logic transistor is selectively performed on the partial region. Next, after removing the first insulating film remaining in the partial region, a second insulating film (a gate insulating film of a logic transistor) is formed on the entire surface. Next, a second conductive film is formed on the second insulating film.
（作用） 上記の製造方法においては、ロジックトランジスタの
ゲート絶縁膜が、その閾値制御用イオン注入時のフォト
リソグラフに使用するレジストで汚染されるのを防ぐた
め、ロジック領域に残存する第１の絶縁膜を剥離してい
る。また、これに代わって第２の絶縁膜を形成してい
る。即ち、第２の絶縁膜は、この後レジストにさらされ
ることがなく、また、イオン種が通過することもない。
従って、第２の絶縁膜は汚染の少ない膜となるため、信
頼性の高い半導体装置を提供することができる。(Operation) In the above manufacturing method, the first insulating film remaining in the logic region is prevented in order to prevent the gate insulating film of the logic transistor from being contaminated with a resist used for photolithography at the time of ion implantation for controlling the threshold value. The film has been peeled off. Also, a second insulating film is formed instead. That is, the second insulating film is not exposed to the resist thereafter, and the ionic species does not pass.
Therefore, the second insulating film is a film with little contamination, so that a highly reliable semiconductor device can be provided.
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In this description, common reference numerals will be used for common parts throughout the drawings to avoid redundant description.
第１図（ａ）〜（ｆ）は、二層ポリシリコン構造（FL
OTOX型）E2PROMと、一層ポリシリコン構造のロジックト
ランジスタとが混載する半導体装置に本発明を適用した
第１の実施例を示すものである。FIGS. 1A to 1F show a double-layer polysilicon structure (FL).
1 illustrates a first embodiment in which the present invention is applied to a semiconductor device in which an E 2 PROM and a logic transistor having a single-layer polysilicon structure are mixedly mounted.
まず、同図（ａ）に示すように、ｐ型シリコン基板１
表面を通常の素子分離法により素子能動領域とフィール
ド領域２とに分離する。次に、同図（ｂ）に示すよう
に、メモリ領域に閾値制御用と後述するE2PROMセル部の
トンネル膜下のｎ型拡散領域３を形成するためイオン注
入をそれぞれ行なう。この後、全面にはゲート絶縁膜
（第１の絶縁膜）４を形成する。また、フォトリソグラ
フ技術を用いてメモリ領域のゲート絶縁膜４にｎ型拡散
領域３へ達するトンネル窓を開口する。前記トンネル窓
により露出したｎ型拡散領域３上にはトンネル膜として
の極薄絶縁膜５を成長させる。さらに、ゲート絶縁膜４
及び極薄絶縁膜５上には第１のポリシリコン膜６を堆積
形成する。次に、同図（ｃ）に示すように、フォトリソ
グラフ技術を用いて、メモリ領域でポリシリコン膜６の
スリット（図示せず）を開口する。また、ロジック領域
でポリシリコン膜６の剥離を行なう。さらに、フォトリ
ソグラフ技術を用いてイオン注入のためのレジストパタ
ーン（図示せず）を形成する。この時、ロジック領域の
ゲート絶縁膜４はレジストの付着により汚染される。ま
た、イオン注入技術を用いてロジックトランジスタの閾
値制御用イオン注入を行なう。この時、ロジック領域の
ゲート絶縁膜４にはイオン種の通過により不純物準位が
形成される。そこで、同図（ｄ）に示すように、このよ
うに汚染されたロジック領域のゲート絶縁膜４を除去す
るため、これをエッチングする。この後、E2PROMセルの
Poly−Poly絶縁膜（第２の絶縁膜）7aと同時にロジック
トランジスタの新たなゲート絶縁膜（第２の絶縁膜）7b
を形成する。また、これら絶縁膜7a及び7b上に第２のポ
リシリコン膜８を堆積形成する。次に、同図（ｅ）に示
すように、フォトリソグラフ技術を用いてE2PROMセル及
びロジックトランジスタのパターニングを行なう。この
後、イオン注入技術によりE2PROMセル及びロジックトラ
ンジスタのソース，ドレイン領域９をそれぞれ形成して
トランジスタ構造が完成する。次に、同図（ｆ）に示す
ように、保護膜10を堆積形成した後、この保護膜10を熱
処理により平坦化する。また、フォトリソグラフ技術を
用いてコンタクトホールを形成した後、金属配線11を形
成する。First, as shown in FIG.
The surface is separated into a device active region and a field region 2 by a usual device separation method. Next, as shown in FIG. 1B, ion implantation is performed in the memory region to form an n-type diffusion region 3 under a tunnel film in an E 2 PROM cell portion for controlling a threshold value and to be described later. Thereafter, a gate insulating film (first insulating film) 4 is formed on the entire surface. Further, a tunnel window reaching the n-type diffusion region 3 is opened in the gate insulating film 4 in the memory region by using a photolithographic technique. An ultra-thin insulating film 5 as a tunnel film is grown on the n-type diffusion region 3 exposed by the tunnel window. Further, the gate insulating film 4
Then, a first polysilicon film 6 is deposited and formed on the ultra-thin insulating film 5. Next, as shown in FIG. 3C, a slit (not shown) of the polysilicon film 6 is opened in the memory region by using a photolithographic technique. Further, the polysilicon film 6 is peeled off in the logic region. Further, a resist pattern (not shown) for ion implantation is formed by using a photolithographic technique. At this time, the gate insulating film 4 in the logic area is contaminated by the adhesion of the resist. Further, ion implantation for threshold control of the logic transistor is performed by using an ion implantation technique. At this time, impurity levels are formed in the gate insulating film 4 in the logic region due to the passage of ion species. Therefore, as shown in FIG. 3D, the gate insulating film 4 in the logic region thus contaminated is etched to remove it. After this, the E 2 PROM cell
Poly-Poly insulating film (second insulating film) 7a and new gate insulating film (second insulating film) 7b of logic transistor at the same time
To form Further, a second polysilicon film 8 is deposited and formed on these insulating films 7a and 7b. Next, as shown in FIG. 1E, patterning of the E 2 PROM cell and the logic transistor is performed by using a photolithographic technique. Thereafter, the source and drain regions 9 of the E 2 PROM cell and the logic transistor are formed by the ion implantation technique, thereby completing the transistor structure. Next, as shown in FIG. 1F, after a protective film 10 is deposited and formed, the protective film 10 is flattened by heat treatment. After forming a contact hole by using a photolithographic technique, a metal wiring 11 is formed.
ところで、上記第１の実施例においてポリシリコン膜
６及び８はタングステンシリサイド、モリブデンシリサ
イド等のシリサイド系の材料であっても構わない。ま
た、本発明はメモリ領域が二層以上のポリシリコン膜、
ロジック領域が一層以上のポリシリコン膜で構成されて
いれば適用可能であり、例えばEPROMとロジックトラン
ジスタとが混載された半導体装置にも応用することがで
きる。さらに、本発明はCMOS構造の半導体装置について
も適用できる。In the first embodiment, the polysilicon films 6 and 8 may be made of a silicide-based material such as tungsten silicide or molybdenum silicide. Also, the present invention provides a polysilicon film having two or more memory regions,
The present invention is applicable as long as the logic region is formed of one or more polysilicon films. For example, the present invention can be applied to a semiconductor device in which an EPROM and a logic transistor are mixed. Further, the present invention can be applied to a semiconductor device having a CMOS structure.
また、ゲート絶縁膜４、極薄絶縁膜５並びに同時形成
するPoly−Poly絶縁膜7a及び新たなゲート絶縁膜7bは、
単層の酸化膜であることはもちろんの事、その他単層の
窒化膜、窒化酸化膜等であってもよい。さらに、酸化膜
と窒化膜の複合膜、酸化膜と窒化酸化膜の複合膜であっ
てもよく、もちろん上記以外の絶縁膜であっても構わな
い。Further, the gate insulating film 4, the ultra-thin insulating film 5, and the simultaneously formed Poly-Poly insulating film 7a and the new gate insulating film 7b
Not only a single-layer oxide film but also a single-layer nitride film, a nitrided oxide film, or the like may be used. Furthermore, a composite film of an oxide film and a nitride film, a composite film of an oxide film and a nitrided oxide film, or an insulating film other than the above may be used.
第２図（ａ）〜（ｆ）は、二層ポリシリコン構造（FL
OTOX型）E2PROMと、一層ポリシリコン構造のロジックト
ランジスタとが混載する半導体装置に本発明を適用した
ものであって、上記第１の実施例に示した絶縁膜7a,7b
の構成が異なるような第２の実施例に示すものである。FIGS. 2A to 2F show a double-layer polysilicon structure (FL).
OTOX type) The present invention is applied to a semiconductor device in which an E 2 PROM and a logic transistor having a single-layer polysilicon structure are mounted, and the insulating films 7a and 7b shown in the first embodiment are used.
Are shown in the second embodiment in which the configuration of FIG.
まず、同図（ａ）に示すように、ｐ型シリコン基板１
表面を通常の素子分離法により素子能動領域とフィール
ド領域２とに分離する。次に、同図（ｂ）に示すよう
に、メモリ領域に閾値制御用と後述するE2PROMセル部の
トンネル膜下のｎ型拡散領域３を形成するためイオン注
入をそれぞれ行なう。この後、全面にはゲート絶縁膜
（第１の絶縁膜）４を形成する。また、フォトリソグラ
フ技術を用いてメモリ領域のゲート絶縁膜４にｎ型拡散
領域３へ達するトンネル窓を開口する。前記トンネル窓
により露出したｎ型拡散領域３上にはトンネル膜として
の極薄絶縁膜５を成長させる。さらに、ゲート絶縁膜４
及び極薄絶縁膜５上には第１のポリシリコン膜６を堆積
形成する。次に、同図（ｃ）に示すように、フォトリソ
グラフ技術を用いて、メモリ領域でポリシリコン膜６の
スリット（図示せず）を開口する。また、E2PROMセルの
Poly−Poly絶縁膜7cを形成した後、フォトリソグラフ技
術を用いてロジック領域に存在するPoly−Poly絶縁膜7c
及び第１のポリシリコン膜６の剥離を行う。さらに、フ
ォトリソグラフ技術を用いてイオン注入のためのレジス
トパターン（図示せず）を形成する。この時、ロジック
領域に残存しているゲート絶縁膜４はレジストの付着に
より汚染される。また、イオン注入技術を用いてロジッ
クトランジスタの閾値制御用イオン注入を行なう。この
時、ロジック領域のゲート絶縁膜４にはイオン種の通過
により不純物準位が形成される。そこで、同図（ｄ）に
示すように、このように汚染されたロジック領域のゲー
ト絶縁膜４を除去するため、これをエッチングする。こ
の後、E2PROMセルのPoly−Poly絶縁膜7cに追加形成する
Poly−Poly絶縁膜7aと同時に、ロジックトランジスタの
新たなゲート絶縁膜7bを形成する。また、これら絶縁膜
7a及び7b上に第２のポリシリコン膜８を堆積形成する。
次に、同図（ｅ）に示すように、フォトリソグラフ技術
を用いてE2PROMセル及びロジックトランジスタのパター
ニングを行なう。この後、イオン注入技術によりE2PROM
セル及びロジックトランジスタのソース，ドレイン領域
９をそれぞれ形成してトランジスタ構造が完成する。次
に、同図（ｆ）に示すように、保護膜10を堆積形成した
後、この保護膜10を熱処理により平坦化する。また、フ
ォトリソグラフ技術を用いてコンタクトホールを形成し
た後、金属配線11を形成する。First, as shown in FIG.
The surface is separated into a device active region and a field region 2 by a usual device separation method. Next, as shown in FIG. 1B, ion implantation is performed in the memory region to form an n-type diffusion region 3 under a tunnel film in an E 2 PROM cell portion for controlling a threshold value and to be described later. Thereafter, a gate insulating film (first insulating film) 4 is formed on the entire surface. Further, a tunnel window reaching the n-type diffusion region 3 is opened in the gate insulating film 4 in the memory region by using a photolithographic technique. An ultra-thin insulating film 5 as a tunnel film is grown on the n-type diffusion region 3 exposed by the tunnel window. Further, the gate insulating film 4
Then, a first polysilicon film 6 is deposited and formed on the ultra-thin insulating film 5. Next, as shown in FIG. 3C, a slit (not shown) of the polysilicon film 6 is opened in the memory region by using a photolithographic technique. In addition, the E 2 PROM cell
After forming the Poly-Poly insulating film 7c, the Poly-Poly insulating film 7c existing in the logic region using photolithography technology
Then, the first polysilicon film 6 is peeled off. Further, a resist pattern (not shown) for ion implantation is formed by using a photolithographic technique. At this time, the gate insulating film 4 remaining in the logic region is contaminated by the adhesion of the resist. Further, ion implantation for threshold control of the logic transistor is performed by using an ion implantation technique. At this time, impurity levels are formed in the gate insulating film 4 in the logic region due to the passage of ion species. Therefore, as shown in FIG. 3D, the gate insulating film 4 in the logic region thus contaminated is etched to remove it. Thereafter, additional formation is performed on the Poly-Poly insulating film 7c of the E 2 PROM cell.
At the same time as the Poly-Poly insulating film 7a, a new gate insulating film 7b of the logic transistor is formed. In addition, these insulating films
A second polysilicon film 8 is deposited and formed on 7a and 7b.
Next, as shown in FIG. 1E, patterning of the E 2 PROM cell and the logic transistor is performed by using a photolithographic technique. After this, E 2 PROM by ion implantation technology
The source and drain regions 9 of the cell and the logic transistor are formed to complete the transistor structure. Next, as shown in FIG. 1F, after a protective film 10 is deposited and formed, the protective film 10 is flattened by heat treatment. After forming a contact hole by using a photolithographic technique, a metal wiring 11 is formed.
ところで、上記第２の実施例においてポリシリコン膜
６及び８はタングステンシリサイド、モリブデンシリサ
イド等のシリサイド系の材料であっても構わない。ま
た、本発明はメモリ領域が二層以上のポリシリコン膜、
ロジック領域が一層以上のポリシリコン膜で構成されて
いれば適用可能であり、例えばEPROMとロジックトラン
ジスタとが混載された半導体装置にも応用することがで
きる。さらに、本発明はCMOS構造の半導体装置について
も適用できる。Incidentally, in the second embodiment, the polysilicon films 6 and 8 may be a silicide-based material such as tungsten silicide or molybdenum silicide. Also, the present invention provides a polysilicon film having two or more memory regions,
The present invention is applicable as long as the logic region is formed of one or more polysilicon films. For example, the present invention can be applied to a semiconductor device in which an EPROM and a logic transistor are mixed. Further, the present invention can be applied to a semiconductor device having a CMOS structure.
また、ゲート絶縁膜４、極薄絶縁膜５、Poly−Poly絶
縁膜7a,7c及び新たなゲート絶縁膜7bは、単層の酸化膜
であることはもちろんの事、その他単層の窒化膜、窒化
酸化膜等であってもよい。さらに、酸化膜と窒化膜の複
合膜、酸化膜と窒化酸化膜の複合膜であってもよく、も
ちろん上記以外の絶縁膜であっても構わない。Further, the gate insulating film 4, the ultra-thin insulating film 5, the poly-poly insulating films 7a and 7c, and the new gate insulating film 7b are not only a single-layer oxide film, but also a single-layer nitride film, It may be a nitrided oxide film or the like. Furthermore, a composite film of an oxide film and a nitride film, a composite film of an oxide film and a nitrided oxide film, or an insulating film other than the above may be used.
第３図（ａ）及び（ｂ）は、二層ポリシリコン構造
（FLOTOX型）E2PROMと、一層ポリシリコン構造のロジッ
クトランジスタとが混載する半導体装置に本発明を適用
したものであって、上記第２の実施例に示した絶縁膜7c
の構成が酸化膜／窒化膜／酸化膜からなる第３の実施例
を示すものである。FIGS. 3 (a) and 3 (b) show the case where the present invention is applied to a semiconductor device in which a double-layer polysilicon structure (FLOTOX type) E 2 PROM and a logic transistor having a single-layer polysilicon structure are mixed. The insulating film 7c shown in the second embodiment.
Shows a third embodiment having an oxide film / nitride film / oxide film.
まず、前記第２の実施例と同様にして、ｐ型シリコン
基板１表面にフィールド領域２、ｎ型拡散領域３及びゲ
ート絶縁膜４をそれぞれ形成する。また、メモリ領域の
ゲート絶縁膜４にトンネル窓を開口した後、このトンネ
ル窓により露出したｎ型拡散領域３上には極薄絶縁膜５
を成長させる。さらに、ゲート絶縁膜４及び極薄絶縁膜
５上には第１のポリシリコン膜６を堆積形成する（前記
第２図（ｂ）参照）。次に、第３図（ａ）に示すよう
に、フォトリソグラフ技術を用いて、メモリ領域でポリ
シリコン膜６のスリット（図示せず）を開口する。ま
た、E2PROMセルのPoly−Poly絶縁膜7cとして、酸化膜7c
-1、窒化膜7c-2及び酸化膜7c-3の積層膜を形成する。こ
の後、フォトリソグラフ技術を用いてロジック領域に存
在する酸化膜7c-1、窒化膜7c-2及び酸化膜7c-3の積層膜
並びに第１のポリシリコン膜６の剥離を行う。さらに、
フォトリソグラフ技術を用いてイオン注入のためのレジ
ストパターン（図示せず）を形成する。この時、ロジッ
ク領域に残存しているゲート絶縁膜４はレジストの付着
により汚染される。また、イオン注入技術を用いてロジ
ックトランジスタの閾値制御用イオン注入を行なう。こ
の時、ロジック領域のゲート絶縁膜４にはイオン種の通
過により不純物準位が形成される。そこで、同図（ｂ）
に示すように、このように汚染されたゲート絶縁膜４を
除去するため、フォトリソグラフ技術を用いてメモリ領
域上をレジストで覆い、ロジック領域に存在するゲート
絶縁膜４のみを剥離する。この後、E2PROMセルのPoly−
Poly絶縁膜7cに追加形成するPoly−Poly絶縁膜7aと同時
に、ロジックトランジスタの新たなゲート絶縁膜7bを形
成する。この後、図示しないが、絶縁膜7a及び7b上に第
２のポリシリコン膜を堆積形成する。また、フォトリソ
グラフ技術を用いてE2PROセル及びロジックトランジス
タのパターニングを行なう。さらに、イオン注入技術に
よりE2PROMセル及びロジックトランジスタのソース，ド
レイン領域をそれぞれ形成してトランジスタ構造が完成
する。次に、保護膜を堆積形成した後、この保護膜を熱
処理により平坦化する。また、フォトリソグラフ技術を
用いてコンタクトホールを形成した後、金属配線を形成
する。First, a field region 2, an n-type diffusion region 3, and a gate insulating film 4 are formed on the surface of a p-type silicon substrate 1 in the same manner as in the second embodiment. After opening a tunnel window in the gate insulating film 4 in the memory region, an ultra-thin insulating film 5 is formed on the n-type diffusion region 3 exposed by the tunnel window.
Grow. Further, a first polysilicon film 6 is deposited and formed on the gate insulating film 4 and the ultra-thin insulating film 5 (see FIG. 2B). Next, as shown in FIG. 3A, a slit (not shown) of the polysilicon film 6 is opened in the memory region by using a photolithographic technique. The oxide film 7c is used as the poly-poly insulating film 7c of the E 2 PROM cell.
-1 , a stacked film of the nitride film 7c- 2 and the oxide film 7c- 3 is formed. Thereafter, the stacked film of the oxide film 7c- 1 , the nitride film 7c- 2, and the oxide film 7c- 3 and the first polysilicon film 6 existing in the logic region are removed by using the photolithography technique. further,
A resist pattern (not shown) for ion implantation is formed by using a photolithographic technique. At this time, the gate insulating film 4 remaining in the logic region is contaminated by the adhesion of the resist. Further, ion implantation for threshold control of the logic transistor is performed by using an ion implantation technique. At this time, impurity levels are formed in the gate insulating film 4 in the logic region due to the passage of ion species. Therefore, FIG.
As shown in FIG. 7, in order to remove the gate insulating film 4 contaminated in this way, the memory region is covered with a resist by using a photolithographic technique, and only the gate insulating film 4 existing in the logic region is peeled off. After this, the E 2 PROM cell Poly-
At the same time as the Poly-Poly insulating film 7a additionally formed on the Poly insulating film 7c, a new gate insulating film 7b of the logic transistor is formed. Thereafter, although not shown, a second polysilicon film is deposited and formed on the insulating films 7a and 7b. In addition, the E 2 PRO cell and the logic transistor are patterned by using the photolithographic technique. Further, the source and drain regions of the E 2 PROM cell and the logic transistor are formed by the ion implantation technique to complete the transistor structure. Next, after depositing and forming a protective film, the protective film is planarized by heat treatment. After a contact hole is formed by using a photolithographic technique, a metal wiring is formed.
第４図は（ａ）〜（ｃ）は、上記第３の実施例におい
て、ロジック領域に存在するゲート絶縁膜４の剥離を、
フォトリソグラフ工程を追加することなく行う第４の実
施例を示すものである。4 (a) to 4 (c) show the removal of the gate insulating film 4 existing in the logic region in the third embodiment.
14 shows a fourth embodiment performed without adding a photolithographic process.
まず、同図（ａ）に示すように、ｐ型シリコン基板１
表面にフィールド領域２、ｎ型拡散領域３及びゲート絶
縁膜４をそれぞれ形成する。また、メモリ領域のトンネ
ル窓には極薄絶縁膜５を形成し、ゲート絶縁膜４及び極
薄絶縁膜５上には第１のポリシリコン膜６を堆積形成す
る。さらに、フォトリソグラフ技術を用いて、メモリ領
域でポリシリコン膜６のスリット（図示せず）を開口し
た後、E2PROMセルのPoly−Poly絶縁膜7cとして、酸化膜
7c-1、窒化膜7c-2及び酸化膜7c-3の積層膜を形成する。
この後、フォトリソグラフ技術を用いてロジック領域に
存在する酸化膜7c-1、窒化膜7c-2及び酸化膜7c-3の積層
膜並びに第１のポリシリコン膜６の剥離を行う。さら
に、フォトリソグラフ技術を用いてイオン注入のための
レジストパターン（図示せず）を形成する。この時、ロ
ジック領域に残存しているゲート絶縁膜４はレジストの
付着により汚染される。また、イオン注入技術を用いて
ロジックトランジスタの閾値制御用イオン注入を行な
う。この時、ロジック領域のゲート絶縁膜４にはイオン
種の通過により不純物準位が形成される。次に、同図
（ｂ）に示すように、フォトリソグラフ工程を追加する
ことなく、このように汚染されたロジック領域のゲート
絶縁膜４を除去する。この時、Poly−Poly絶縁膜7cの最
上層の酸化膜7c-3も同時に除去される。次に、同図
（ｃ）に示すように、E2PROMセルのPoly−Poly絶縁膜7c
に追加形成するPoly−Poly絶縁膜7aと同時に、ロジック
トランジスタの新たなゲート絶縁膜7bを形成する。この
後、図示しないが、絶縁膜7a及び7b上に第２のポリシリ
コン膜を堆積形成する。また、フォトリソグラフ技術を
用いてE2PROMセル及びロジックトランジスタのパターニ
ングを行なう。さらに、イオン注入技術によりE2PROMセ
ル及びロジックトランジスタのソース，ドレイン領域を
それぞれ形成してトランジスタ構造が完成する。次に、
保護膜を堆積形成した後、この保護膜を熱処理により平
坦化する。また、フォトリソグラフ技術を用いてコンタ
クトホールを形成した後、金属配線を形成する。First, as shown in FIG.
A field region 2, an n-type diffusion region 3, and a gate insulating film 4 are formed on the surface. An ultra-thin insulating film 5 is formed on the tunnel window of the memory area, and a first polysilicon film 6 is deposited and formed on the gate insulating film 4 and the ultra-thin insulating film 5. Further, a slit (not shown) of the polysilicon film 6 is opened in the memory region by using a photolithographic technique, and then an oxide film is formed as a poly-poly insulating film 7c of the E 2 PROM cell.
A laminated film of 7c- 1 , nitride film 7c- 2, and oxide film 7c- 3 is formed.
Thereafter, the stacked film of the oxide film 7c- 1 , the nitride film 7c- 2, and the oxide film 7c- 3 and the first polysilicon film 6 existing in the logic region are removed by using the photolithography technique. Further, a resist pattern (not shown) for ion implantation is formed by using a photolithographic technique. At this time, the gate insulating film 4 remaining in the logic region is contaminated by the adhesion of the resist. Further, ion implantation for threshold control of the logic transistor is performed by using an ion implantation technique. At this time, impurity levels are formed in the gate insulating film 4 in the logic region due to the passage of ion species. Next, as shown in FIG. 2B, the gate insulating film 4 in the logic region thus contaminated is removed without adding a photolithography process. At this time, the uppermost oxide film 7c- 3 of the poly-poly insulating film 7c is also removed at the same time. Next, as shown in FIG. 3C, the poly-poly insulating film 7c of the E 2 PROM cell is formed.
A new gate insulating film 7b of the logic transistor is formed simultaneously with the Poly-Poly insulating film 7a additionally formed. Thereafter, although not shown, a second polysilicon film is deposited and formed on the insulating films 7a and 7b. In addition, patterning of the E 2 PROM cell and the logic transistor is performed by using a photolithographic technique. Further, the source and drain regions of the E 2 PROM cell and the logic transistor are formed by the ion implantation technique to complete the transistor structure. next,
After depositing the protective film, the protective film is planarized by heat treatment. After a contact hole is formed by using a photolithographic technique, a metal wiring is formed.
上記第３の実施例では、ロジックトランジスタの閾値
制御用イオン注入後のゲート絶縁膜４の剥離に、フォト
リソグラフ工程を追加し、酸化膜7c-3上をレジストで覆
っている。このため、E2PROMセルのPoly−Poly絶縁膜7c
の最上層がエッチングされることがない。In the third embodiment, a photolithography step is added to the separation of the gate insulating film 4 after the ion implantation for threshold control of the logic transistor, and the oxide film 7c- 3 is covered with a resist. For this reason, the Poly-Poly insulating film 7c of the E 2 PROM cell
Is not etched.
また、上記第４の実施例では、ロジックトランジスタ
の閾値制御用イオン注入後に、フォトリソグラフ工程を
追加することなくゲート絶縁膜４を剥離している。この
ため、E2PROMセルのPoly−Poly絶縁膜7cの最上層の酸化
膜7c-3も同時に除去される。ところが、ロジックトラン
ジスタの新たなゲート絶縁膜7bの形成時にPoly−Poly絶
縁膜7aが形成されるため、信頼性の面では上記第３の実
施例のようにフォトリソグラフ工程を１回追加したもの
と比較しても劣ることがない。In the fourth embodiment, the gate insulating film 4 is peeled off after the ion implantation for controlling the threshold value of the logic transistor without adding a photolithography process. Therefore, the oxide film 7c- 3 on the uppermost layer of the poly-poly insulating film 7c of the E 2 PROM cell is also removed at the same time. However, since a Poly-Poly insulating film 7a is formed at the time of forming a new gate insulating film 7b of a logic transistor, a photolithography step is added once as in the third embodiment in terms of reliability. There is no inferiority in comparison.
［発明の効果］ 以上、説明したように本発明の半導体装置の製造方法
によれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the method of manufacturing a semiconductor device of the present invention, the following effects can be obtained.
E2PROM、EPROM等の不揮発性記憶装置とロジックトラ
ンジスタとが混載する半導体装置において、ロジック領
域に残存するゲート絶縁膜はフォトリソグラフによりレ
ジスト汚染されるため、また、この後の閾値制御用イオ
ン注入により不純物準位が形成されるため剥離される。
そして、これに代わって新たなゲート絶縁膜を形成して
いる。従って、新たなゲート絶縁膜は、この後レジスト
にさらされることがなく、また、イオン種が通過するこ
ともない。即ち、ロジックトランジスタの閾値電圧の変
動、ゲート耐圧不良及び不安定性を無くすことができ
る。In a semiconductor device in which a non-volatile storage device such as an E 2 PROM or an EPROM is mixed with a logic transistor, the gate insulating film remaining in the logic region is contaminated with resist by photolithography. To form an impurity level, and thus are separated.
Then, a new gate insulating film is formed instead. Therefore, the new gate insulating film is not exposed to the resist thereafter, and the ionic species does not pass. That is, fluctuations in the threshold voltage of the logic transistor, poor gate breakdown voltage, and instability can be eliminated.
第１図は本発明の第１の実施例に係わる半導体装置の製
造方法を説明するための断面図、第２図は本発明の第２
の実施例に係わる半導体装置の製造方法を説明するため
の断面図、第３図は本発明の第３の実施例に係わる半導
体装置の製造方法を説明するための断面図、第４図は本
発明の第４の実施例に係わる半導体装置の製造方法を説
明するための断面図である。 １……ｐ型シリコン基板、２……フィールド領域、３…
…ｎ型拡散領域、４……ゲート絶縁膜、５……極薄絶縁
膜、6,8……ポリシリコン膜、7a,7c……Poly−Poly絶縁
膜、7c-1……酸化膜、7c-2……窒化膜、7c-3……酸化
膜、7b……ゲート絶縁膜、９……ソース，ドレイン領
域。FIG. 1 is a sectional view for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention, and FIG.
FIG. 3 is a sectional view for explaining a method for manufacturing a semiconductor device according to the third embodiment of the present invention, FIG. 3 is a sectional view for explaining a method for manufacturing a semiconductor device according to the third embodiment of the present invention, and FIG. FIG. 14 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention. 1 .... p-type silicon substrate, 2 .... field region, 3 ....
... n-type diffusion region, 4 ... gate insulating film, 5 ... ultra-thin insulating film, 6, 8 ... polysilicon film, 7a, 7c ... Poly-Poly insulating film, 7c -1 ... oxide film, 7c -2: nitride film, 7c -3: oxide film, 7b: gate insulating film, 9: source / drain region.
Claims (1)
膜を形成する工程と、上記第１の絶縁膜上に第１の導電
膜を形成する工程と、上記第１の導電膜の一部領域に除
去する工程と、上記一部領域に対し、選択的にイオン注
入を行なう工程と、上記一部領域に残存する上記第１の
絶縁膜を除去する工程と、全面に第２の絶縁膜を形成す
る工程と、上記第２の絶縁膜上に第２の導電膜を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。A step of forming at least a first insulating film over the entire surface of the semiconductor substrate; a step of forming a first conductive film on the first insulating film; and a part of the first conductive film Removing the first insulating film in the partial region, selectively performing ion implantation on the partial region, removing the first insulating film remaining in the partial region, and forming a second insulating film on the entire surface. Forming a second conductive film on the second insulating film. 2. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283735A JP2723313B2 (en) | 1989-10-31 | 1989-10-31 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283735A JP2723313B2 (en) | 1989-10-31 | 1989-10-31 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145160A JPH03145160A (en) | 1991-06-20 |
| JP2723313B2 true JP2723313B2 (en) | 1998-03-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283735A Expired - Fee Related JP2723313B2 (en) | 1989-10-31 | 1989-10-31 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723313B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335883A (en) * | 1994-06-15 | 1995-12-22 | Toshiba Corp | Manufacture of semiconductor device |
| KR20000003475A (en) * | 1998-06-29 | 2000-01-15 | 김영환 | Production method for memory device |
| KR100343137B1 (en) * | 1999-04-07 | 2002-07-05 | 윤종용 | Nonvolatile memory device and method for manufacturing the same |
-
1989
- 1989-10-31 JP JP1283735A patent/JP2723313B2/en not_active Expired - Fee Related
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|---|---|
| JPH03145160A (en) | 1991-06-20 |
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