JP2708755B2 - インバータ装置 - Google Patents
インバータ装置Info
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- JP2708755B2 JP2708755B2 JP62240429A JP24042987A JP2708755B2 JP 2708755 B2 JP2708755 B2 JP 2708755B2 JP 62240429 A JP62240429 A JP 62240429A JP 24042987 A JP24042987 A JP 24042987A JP 2708755 B2 JP2708755 B2 JP 2708755B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自己消弧型の半導体電力変換素子を用いた
インバータ装置に関するものである。 〔従来の技術とその問題点〕 この種のインバータ装置は一般に第５図のような構成
になっていて、インバータ主回路１の出力電流は電流検
出器２によって検出され（ia,ib,ic）、これら検出され
た値は電流設定値ia＊,ib＊,ic＊とともにインバータ制
御装置３へ入力される。インバータ制御装置３は、前記
電流検出値が設定値に近づくようにインバータ主回路１
へ電力変換素子の制御信号（以下ゲート信号と称す）a,
b,c,d,e,fを出力する。 このように制御装置３は、第６図にも示すようにイン
バータ出力電流を制御する機能（ACR）とそのためのゲ
ート信号を作る機能（PWM）を持ち、この２つの機能は
別々又は同一の手段に含まれる。 さらに、制御装置３は、PWM機能回路の出力Ｖ＊をイ
ンバータ主回路１へ入力するに際し、半導体電力変換素
子のoff動作遅れに起因する直流電源短絡回路形成を防
止するための上下アーム短絡防止機能を持つ。この種の
機能を実現する回路としては、第７図に示すようにPWM
回路の出力Ｖ＊とNOTゲート回路７で得られたその反転
信号をインバータ主回路１へのゲート信号とする際、そ
の間にon−delay回路6a,6bを設け、これにより第８図に
示すように上下アーム短絡防止のための遅れ時間Tdを得
るものが知られている。 しかし、毎回のスイッチングに遅れ時間Tdを挿入する
ため、これが電流制御系の制御遅れや外乱となるなどの
欠点がある。 ところで、第９図に示す電流の向きを正、逆向きを負
と定義し、正電流を出力すべく与えられる電流設定値の
極性を正、逆を負と定義し、電力変換素子11aを正側電
力変換素子、電力変換素子11bを負側電力変換素子と定
義すると、矢印の向きに電流が流れている状態では負側
の電力変換素子11bにゲート信号を与えても電流はダイ
オード12bを流れているため電力変換素子11bは電流を流
さない。 すなわち、電流あるいは電流設定値の極性と逆極性側
の電力変換素子にはゲート信号を与える必要がないとい
う現象がある。 この現象に着目して、第10図に示すように電流設定値
ｉ＊の極性を判別するものとしてコンパレータ８をon−
delay回路6a,6bの前段に設け、このうち回路6bにはNOT
ゲート回路7aでコンパレータ８の出力の反転信号を入力
し、これらon−delay回路6a,6bの出力をANDゲート9a,9b
でゲート信号B+,B-を得る条件の一つとする上下アーム
短絡防止回路がある。 この短絡防止回路によれば、第11図に示すように電流
設定値ｉ＊の極性sign（ｉ＊）と逆極性側の電力変換素
子のゲート信号（B+又はB-）が禁止され、ｉ＊の極性が
変化して、禁止が解除されるときのみ上下アーム短絡防
止のための遅れ時間Tdが挿入される。このように、第10
図の回路では電流設定値ｉ＊の極性が変化するときだけ
遅れ時間Tdを挿入するようにしたので大幅にTdの挿入回
数が減る。 しかし、第12図に示すように、ゲート信号B-がOffし
てからTd時間以上経過していたとしてもｉ＊の極性変化
からTd時間経過するまではB+のonを遅らせてしまう。つ
まり、状況によっては期間のようにむだな遅れ時間を
挿入してしまうという新たな欠点を生じるものであっ
た。 本発明の目的は前記従来例の不都合を解消し、上下ア
ーム短絡防止のため挿入する遅れ時間を無駄をなくして
最小にできるインバータ装置を提供することにある。 ［問題点を解決するための手段］ 本発明は前記目的を達成するため、半導体電力変換素
子により構成したインバータ主回路に、その出力電流が
電流指令値に追従するよう電力変換素子の開閉を制御す
る制御装置を備えたインバータ装置において、各相の電
流指令値の極性判別手段、各相の電流指令値の極性に応
じてその相に接続される２つの電力変換素子に印加する
制御信号のどちらか一方を阻止する手段、電力変換素子
が電流阻止能力を回復していることを検出する手段及び
電力変換素子が電流阻止能力を回復するまではその素子
と同相に接続される他方の電力変換素子に印加する制御
信号を阻止する手段とを設けたことを要旨とするもので
ある。 〔作用〕 本発明によれば、電流設定値の極性に対し逆極性側の
電力変換素子のゲート信号を禁止し、かつ電流設定値の
極性変化によりゲート信号の禁止が解除されようとする
とき同じ相の他方の電力変換素子が電流阻止能力を回復
していない間だけ解除を遅らせることとしたので、上下
アーム短絡防止のために挿入する遅れ時間を必要最小限
とすることができる。 〔実施例〕 以下、図面について本発明の実施例を詳細に説明す
る。 第１図は本発明のインバータ装置の第１実施例を示す
回路図で、前記従来例を示す第10図と同一構成要素には
同一参照番号を付したものである。 すなわち、図中１は各相に接続された２つの半導体電
力変換素子を交互に開閉して電流を制御するインバータ
主回路、５は該インバータ主回路１の各素子へゲート信
号を送る場合の上下アーム短絡防止回路を示す。 上下アーム短絡防止回路５は、各相の電流指令値の極
性判別手段としては電流設定値ｉ＊の極性判別を行なう
コンパレータ８を設けた。また、各相の電流指令値の極
性に応じてその相に接続される２つの電力変換素子に印
加する制御信号のどちらか一方を阻止する手段として、
前記コンパレータ８の出力及びNOTゲート回路7aで反転
された出力をANDゲート回路9a,9bにそれぞれ導入し、こ
のANDゲート回路9a,9bの一方の入力をPWM回路の出力Ｖ
＊及びNOTゲート回路7bで反転されたものとする。 さらに、off−delay回路10a,10bにゲート信号B+,B-を
導入するようにして、電力変換素子が電流阻止能力を回
復していないことを間接的に検知するようにした。 そして、これらoff−delay回路10a,10bの出力をNOTゲ
ート7c,7dにかけて前記電力変換素子が電流阻止能力を
回復していることを条件とし、NOTゲート7c,7dとANDゲ
ート回路9c,9dによって逆極性側の電力変換素子のゲー
ト回路を禁止することとした。 第２図は前記第１図回路の動作を示すもので、電流設
定値ｉ＊の符号sign（ｉ＊）が０の間ゲート信号B+は禁
止される。さらに、ゲート信号B-がoffした後Td時間も
ゲート信号B+は禁止される。 この２つの禁止期間が第２図のように重なった場合、
ｉ＊の極性変化からの遅れ時間はTd′でよい。このTd′
はタイミングにより０Td′Tdの間の任意の値をと
る。 このように本発明のインバータ装置は、前記第10図で
示した従来例の欠点をなくし、長所のみを実現してい
る。つまり、第９図に示すような不要なゲート信号を与
えないことによって、第４図の例に比較して遅れ時間の
挿入回数を大幅に減らし、かつ同一相の相手側電力変換
素子の動作状態を知ることによって、第12図の期間の
ようなむだな遅れ時間をなくす。 なお、この第１図に示した第１実施例では、半導体電
力変換素子が電流阻止能力を回復したことはoff−delay
回路によって間接的に検出するものとしたが、何らかの
別手段により検してもよい。 第３図は第２実施例を示す回路図、第４図はその動作
波形図で、電力変換素子に印加する信号901a,901bの論
理和信号131の立下りエッジ（すなわち各電力変換素子
が閉状態になる時点）をワンショット回路14に入力し、
このワンショット回路14の出力信号141と制御信号901a,
901bとの論理積を行った後の信号を電力変換素子に印加
することにより、電流阻止能力を回復するまでの時間を
予測検出するようにした。 さらに、他の手段により直接検出することも可能であ
る。また、この実施例の回路は主回路と同一チップであ
っても、離れていてもよく、さらに以上の説明では３相
または１相分について延べているが、任意の多相であっ
てもよい。 〔発明の効果〕 以上述べたように、本発明のインバータ装置は、半導
体電力変換素子により構成したインバータ主回路で、そ
の出力電流が電流指令値に追従するよう電力変換素子の
開閉を制御する制御装置を備えたインバータ装置におい
て、上下アーム短絡防止のために挿入する遅れ時間を必
要最小限とすることができ、電流制御系に対する悪影響
を減少させることができるものである。
インバータ装置に関するものである。 〔従来の技術とその問題点〕 この種のインバータ装置は一般に第５図のような構成
になっていて、インバータ主回路１の出力電流は電流検
出器２によって検出され（ia,ib,ic）、これら検出され
た値は電流設定値ia＊,ib＊,ic＊とともにインバータ制
御装置３へ入力される。インバータ制御装置３は、前記
電流検出値が設定値に近づくようにインバータ主回路１
へ電力変換素子の制御信号（以下ゲート信号と称す）a,
b,c,d,e,fを出力する。 このように制御装置３は、第６図にも示すようにイン
バータ出力電流を制御する機能（ACR）とそのためのゲ
ート信号を作る機能（PWM）を持ち、この２つの機能は
別々又は同一の手段に含まれる。 さらに、制御装置３は、PWM機能回路の出力Ｖ＊をイ
ンバータ主回路１へ入力するに際し、半導体電力変換素
子のoff動作遅れに起因する直流電源短絡回路形成を防
止するための上下アーム短絡防止機能を持つ。この種の
機能を実現する回路としては、第７図に示すようにPWM
回路の出力Ｖ＊とNOTゲート回路７で得られたその反転
信号をインバータ主回路１へのゲート信号とする際、そ
の間にon−delay回路6a,6bを設け、これにより第８図に
示すように上下アーム短絡防止のための遅れ時間Tdを得
るものが知られている。 しかし、毎回のスイッチングに遅れ時間Tdを挿入する
ため、これが電流制御系の制御遅れや外乱となるなどの
欠点がある。 ところで、第９図に示す電流の向きを正、逆向きを負
と定義し、正電流を出力すべく与えられる電流設定値の
極性を正、逆を負と定義し、電力変換素子11aを正側電
力変換素子、電力変換素子11bを負側電力変換素子と定
義すると、矢印の向きに電流が流れている状態では負側
の電力変換素子11bにゲート信号を与えても電流はダイ
オード12bを流れているため電力変換素子11bは電流を流
さない。 すなわち、電流あるいは電流設定値の極性と逆極性側
の電力変換素子にはゲート信号を与える必要がないとい
う現象がある。 この現象に着目して、第10図に示すように電流設定値
ｉ＊の極性を判別するものとしてコンパレータ８をon−
delay回路6a,6bの前段に設け、このうち回路6bにはNOT
ゲート回路7aでコンパレータ８の出力の反転信号を入力
し、これらon−delay回路6a,6bの出力をANDゲート9a,9b
でゲート信号B+,B-を得る条件の一つとする上下アーム
短絡防止回路がある。 この短絡防止回路によれば、第11図に示すように電流
設定値ｉ＊の極性sign（ｉ＊）と逆極性側の電力変換素
子のゲート信号（B+又はB-）が禁止され、ｉ＊の極性が
変化して、禁止が解除されるときのみ上下アーム短絡防
止のための遅れ時間Tdが挿入される。このように、第10
図の回路では電流設定値ｉ＊の極性が変化するときだけ
遅れ時間Tdを挿入するようにしたので大幅にTdの挿入回
数が減る。 しかし、第12図に示すように、ゲート信号B-がOffし
てからTd時間以上経過していたとしてもｉ＊の極性変化
からTd時間経過するまではB+のonを遅らせてしまう。つ
まり、状況によっては期間のようにむだな遅れ時間を
挿入してしまうという新たな欠点を生じるものであっ
た。 本発明の目的は前記従来例の不都合を解消し、上下ア
ーム短絡防止のため挿入する遅れ時間を無駄をなくして
最小にできるインバータ装置を提供することにある。 ［問題点を解決するための手段］ 本発明は前記目的を達成するため、半導体電力変換素
子により構成したインバータ主回路に、その出力電流が
電流指令値に追従するよう電力変換素子の開閉を制御す
る制御装置を備えたインバータ装置において、各相の電
流指令値の極性判別手段、各相の電流指令値の極性に応
じてその相に接続される２つの電力変換素子に印加する
制御信号のどちらか一方を阻止する手段、電力変換素子
が電流阻止能力を回復していることを検出する手段及び
電力変換素子が電流阻止能力を回復するまではその素子
と同相に接続される他方の電力変換素子に印加する制御
信号を阻止する手段とを設けたことを要旨とするもので
ある。 〔作用〕 本発明によれば、電流設定値の極性に対し逆極性側の
電力変換素子のゲート信号を禁止し、かつ電流設定値の
極性変化によりゲート信号の禁止が解除されようとする
とき同じ相の他方の電力変換素子が電流阻止能力を回復
していない間だけ解除を遅らせることとしたので、上下
アーム短絡防止のために挿入する遅れ時間を必要最小限
とすることができる。 〔実施例〕 以下、図面について本発明の実施例を詳細に説明す
る。 第１図は本発明のインバータ装置の第１実施例を示す
回路図で、前記従来例を示す第10図と同一構成要素には
同一参照番号を付したものである。 すなわち、図中１は各相に接続された２つの半導体電
力変換素子を交互に開閉して電流を制御するインバータ
主回路、５は該インバータ主回路１の各素子へゲート信
号を送る場合の上下アーム短絡防止回路を示す。 上下アーム短絡防止回路５は、各相の電流指令値の極
性判別手段としては電流設定値ｉ＊の極性判別を行なう
コンパレータ８を設けた。また、各相の電流指令値の極
性に応じてその相に接続される２つの電力変換素子に印
加する制御信号のどちらか一方を阻止する手段として、
前記コンパレータ８の出力及びNOTゲート回路7aで反転
された出力をANDゲート回路9a,9bにそれぞれ導入し、こ
のANDゲート回路9a,9bの一方の入力をPWM回路の出力Ｖ
＊及びNOTゲート回路7bで反転されたものとする。 さらに、off−delay回路10a,10bにゲート信号B+,B-を
導入するようにして、電力変換素子が電流阻止能力を回
復していないことを間接的に検知するようにした。 そして、これらoff−delay回路10a,10bの出力をNOTゲ
ート7c,7dにかけて前記電力変換素子が電流阻止能力を
回復していることを条件とし、NOTゲート7c,7dとANDゲ
ート回路9c,9dによって逆極性側の電力変換素子のゲー
ト回路を禁止することとした。 第２図は前記第１図回路の動作を示すもので、電流設
定値ｉ＊の符号sign（ｉ＊）が０の間ゲート信号B+は禁
止される。さらに、ゲート信号B-がoffした後Td時間も
ゲート信号B+は禁止される。 この２つの禁止期間が第２図のように重なった場合、
ｉ＊の極性変化からの遅れ時間はTd′でよい。このTd′
はタイミングにより０Td′Tdの間の任意の値をと
る。 このように本発明のインバータ装置は、前記第10図で
示した従来例の欠点をなくし、長所のみを実現してい
る。つまり、第９図に示すような不要なゲート信号を与
えないことによって、第４図の例に比較して遅れ時間の
挿入回数を大幅に減らし、かつ同一相の相手側電力変換
素子の動作状態を知ることによって、第12図の期間の
ようなむだな遅れ時間をなくす。 なお、この第１図に示した第１実施例では、半導体電
力変換素子が電流阻止能力を回復したことはoff−delay
回路によって間接的に検出するものとしたが、何らかの
別手段により検してもよい。 第３図は第２実施例を示す回路図、第４図はその動作
波形図で、電力変換素子に印加する信号901a,901bの論
理和信号131の立下りエッジ（すなわち各電力変換素子
が閉状態になる時点）をワンショット回路14に入力し、
このワンショット回路14の出力信号141と制御信号901a,
901bとの論理積を行った後の信号を電力変換素子に印加
することにより、電流阻止能力を回復するまでの時間を
予測検出するようにした。 さらに、他の手段により直接検出することも可能であ
る。また、この実施例の回路は主回路と同一チップであ
っても、離れていてもよく、さらに以上の説明では３相
または１相分について延べているが、任意の多相であっ
てもよい。 〔発明の効果〕 以上述べたように、本発明のインバータ装置は、半導
体電力変換素子により構成したインバータ主回路で、そ
の出力電流が電流指令値に追従するよう電力変換素子の
開閉を制御する制御装置を備えたインバータ装置におい
て、上下アーム短絡防止のために挿入する遅れ時間を必
要最小限とすることができ、電流制御系に対する悪影響
を減少させることができるものである。
【図面の簡単な説明】
第１図は本発明のインバータ装置の第１実施例を示す要
部の回路図、第２図は同上動作波形図、第３図は第２実
施例を示す要部の回路図、第４図は同上動作波形図、第
５図は電流制御形PWMインバータの構成回路図、第６図
はインバータ１相分の回路図、第７図は従来の上下アー
ム短絡防止回路図、第８図は同上動作波形図、第９図は
インバータの動作説明図、第10図は上下アーム短絡防止
回路の他の従来例を示す回路図、第11図、第12図は第10
図回路の動作波形図である。 １……インバータ主回路、２……電流検出器 ３……インバータ制御装置 ４……電流制御及びPWM信号発生器 ５……上下アーム短絡防止回路 6a,6b……on−delay回路 7a〜7d……NOTゲート回路 ８……コンパレータ 9a〜9d……ANDゲート回路 10a,10b……off−delay回路 11a,11b……電力変換素子 12a,12b……ダイオード 13……論理和回路 14……ワンショット回路
部の回路図、第２図は同上動作波形図、第３図は第２実
施例を示す要部の回路図、第４図は同上動作波形図、第
５図は電流制御形PWMインバータの構成回路図、第６図
はインバータ１相分の回路図、第７図は従来の上下アー
ム短絡防止回路図、第８図は同上動作波形図、第９図は
インバータの動作説明図、第10図は上下アーム短絡防止
回路の他の従来例を示す回路図、第11図、第12図は第10
図回路の動作波形図である。 １……インバータ主回路、２……電流検出器 ３……インバータ制御装置 ４……電流制御及びPWM信号発生器 ５……上下アーム短絡防止回路 6a,6b……on−delay回路 7a〜7d……NOTゲート回路 ８……コンパレータ 9a〜9d……ANDゲート回路 10a,10b……off−delay回路 11a,11b……電力変換素子 12a,12b……ダイオード 13……論理和回路 14……ワンショット回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 藤田 光悦
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(56)参考文献 特開 昭54−39828（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．半導体電力変換素子により構成したインバータ主回
路に、その出力電流が電流指令値に追従するよう電力変
換素子の開閉を制御する制御装置を備えたインバータ装
置において、各相の電流指令値の極性判別手段、各相の
電流指令値の極性に応じてその相に接続される２つの電
力変換素子に印加する制御信号のどちらか一方を阻止す
る手段、電力変換素子が電流阻止能力を回復しているこ
とを検出する手段及び電力変換素子が電流阻止能力を回
復するまではその素子と同相に接続される他方の電力変
換素子に印加する制御信号を阻止する手段とを設けたこ
とを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240429A JP2708755B2 (ja) | 1987-09-24 | 1987-09-24 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240429A JP2708755B2 (ja) | 1987-09-24 | 1987-09-24 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6485579A JPS6485579A (en) | 1989-03-30 |
| JP2708755B2 true JP2708755B2 (ja) | 1998-02-04 |
Family
ID=17059354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240429A Expired - Fee Related JP2708755B2 (ja) | 1987-09-24 | 1987-09-24 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708755B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03107377A (ja) * | 1989-09-20 | 1991-05-07 | Juki Corp | インバータ |
| JPH03233586A (ja) * | 1990-02-09 | 1991-10-17 | Canon Inc | 定着装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944873B2 (ja) * | 1977-09-02 | 1984-11-01 | 日本電気株式会社 | トランジスタインバ−タ |
-
1987
- 1987-09-24 JP JP62240429A patent/JP2708755B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6485579A (en) | 1989-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |