JP2708415B2 - 図形処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、図形処理装置に係り、特にXY座標と、前記
座標に対する表示用メモリアドレスを算出するに好適な
図形処理装置に関する。 〔従来の技術〕 従来より図形処理装置は、特願昭59−251907のよう
に、XY座標を演算し、かかる座標値に対応したＸメモリ
アドレスを演算しつつ描画を行うものが知られている。
前記公知例によれば、上記座標演算を行う演算部とメモ
リアドレス演算を行う演算部は共通のマイクロプログラ
ムで制御されていた。 一方では、図形描画を行うアルゴリズムは複雑であ
り、前記アルゴリズムを記述するマイクロプログラムも
複雑になる。従つて、処理中にはパラメータ等の条件に
より、多方向に分岐を行う必要が起きる。上記従来技術
によれば、２方向分岐を高速に行う手段は提供されてい
るが、多方向分岐を効率よく行う方法はなく、多方向に
分岐を行う場合には２方向分岐を多用する必要があつ
た。 また、複雑なマイクロプログラム記述を行うと、該プ
ログラムのデバツグ方法によつてプログラム作成効率は
大きく左右される。従つて、効果的なデバツク方法を持
つことが重要となる。 〔発明が解決しようとする問題点〕 上記従来技術は、座標演算を行う演算部とメモリアド
レス演算を行う演算部を共通のマイクロプログラムで制
御する。従つて前記マイクロプログラムの記述は、アル
ゴリズムの記述と、メモリアドレスの記述を混合させる
ことにより、記述性の向上について問題があつた。 本発明の目的は、座標演算を行うマイクロプログラム
とメモリアドレス演算を行うマイクロプログラムを分離
し、プログラムの記述性の向上とプログラム容量を低減
し得る図形処理装置を提供することにある。 〔問題点を解決するための手段〕 本発明は、与えられた描画コマンドに基づいて描画座
標である論理アドレスを所定のアルゴリズムに従い算出
する論理アドレス演算部と、論理アドレスに対応したメ
モリアドレスである物理アドレスを算出する物理アドレ
ス演算部と、論理アドレス演算部を制御するための論理
マイクロプログラムを格納し、前記論理アドレス演算部
の実行を制御する第１の制御部と、物理アドレス演算部
を制御するための物理マイクロプログラムを格納し、物
理アドレス演算部の実行を制御する第２の制御部と、論
理マイクロプログラムにより物理マイクロプログラムを
起動させる手段と、論理アドレス演算部及び物理アドレ
ス演算部にバススイッチを介して接続され、データを蓄
えるバッファと、バッファに接続され、少なくとも描画
を行うための演算又はパターンに関するデータを格納す
る書き込み、読み出し可能なメモリとを有する構成とし
たことに特徴がある。 〔作用〕 本発明では、座標演算を制御するマイクロプログラム
と、メモリアドレス演算を制御する物理マイクロプログ
ラムとを別個に設け、更に論理アドレス演算部及び物理
アドレス演算部とバススイッチを介して接続するバッフ
ァを設けたため、論理アドレス演算と物理アドレス演算
をそれぞれ独立に実行することを可能にした。これによ
り、論理マイクロプログラムには、描画アルゴリズムの
記述のみを行えばよく、また物理マイクロプログラムで
は共通化できるため、プログラムの記述性の向上、プロ
グラムの容量の低減を図ることが可能となる。 〔実施例〕 第１図は、本発明に係る図形処理装置のブロツク図で
ある。 同図において、図形処理装置は、描画座標点をX,Y座
標値として演算する論理アドレス演算部310と、前記座
標値に対応したメモリアドレスを算出する物理アドレス
演算部320と、描画データを演算するカラーデータ演算
部330に大別される。 論理アドレス演算部310は、主として描画アルゴリズ
ムに従つて描画点が画面中のどこにあるかを演算するも
ので、論理マイクロプログムROM210、論理マイクロ命令
レジスタ260、論理マイクロ命令デコーダ270、論理マイ
クロプログラムROMアドレスレジスタ（LRAR）220、アド
レスインクリメンタ（INC）230、スタツク240、命令レ
ジスタ250、マルチジヤンプ制御（MJC）180、ブレーク
ポイントレジスタ（BPR）160、一致検出回路150とから
構成される。 物理アドレス演算部320とカラーデータ演算部330は、
物理マイクロプログラムROM100で制御され、他の物理マ
イクロ命令レジスタ120、物理マイクロ命令デコーダ13
0、物理マイクロプログラムROMアドレスレジスタ110、W
AIT制御140とから構成されている。 また、論理アドレス演算部310と物理アドレス演算部3
20間でデータの転送を行うための中間バツフア170と、
演算パラメータや線種情報や画塗りを行うためのパター
ン情報等を格納する内部RAM340がある。 第２図は、論理アドレス演算部310の詳細を示したも
のである。FIFOバツフア3101と、マルチジヤンプレジス
タ（MJR）3100と、汎用レジスタ群（TR0X,TR0Y,TRIX,TR
1Y,TR2X,TR2Y,TR3X,TR3Y）3102と、描画座標を指す描画
座標カレントポインタ（CPDX）3103及び3104（CPDY）
と、転送元座標を指す転送元座標カレントポインタ（CP
SX）3105と3106（CPSY）と、領域管理レジスタ（XMIN）
3107,3108（YMIN）,3111（XMAX）及び3112（YMA）と、
領域判定比較器（ACMPN）3109及び3110（ACMPX）と、終
了点レジスタ（XEND）3113及び3114（YEND）と、終了点
比較器（ECMP）3115と、ソースラツチ（SFT,HEXSFT,SLA
V）3117及び（SLAU）3116と、算術論理演算器（ALU）31
18と、デシテイネーシヨンラツチ（DLA）3119と、定数
発生器（LITERAL）3123と、読出しバス（UBA,VBA）3120
及び3121と、書込みバス3122とを備えている。 また、第３図は、中間バツフア170と物理アドレス演
算部320の詳細を示したものである。 内部RAMバツフア（RBUF）320と、汎用レジスタ群（TD
R0,TDR1,TDR2,TDR3）3205,3206,3207及び3208と、描画
座標系のメモリアドレスを記憶するレジスタ（DRAD）32
12と、転送元座標系のメモリアドレスを記憶するレジス
タ（DRAS）3213と、図形の塗りつぶし模様を記憶するパ
ターン座標系のメモリアドレスを指すレジスタ（PTNA）
3214と、太線描画のためのペル領域を指すレジスタ（PL
A）3215と、汎用レジスタ（TA0,TA1）3216及び3217と、
描画座標系のメモリ幅を記憶するレジスタ（CMWD）3218
と、転送元座標系のメモリ幅を記憶するレジスタ（CMW
S）3219と、パターン座標系のメモリ幅を記憶するレジ
スタ（PMW）3220と、パターン制御レジスタ（PS,PE,P
P）3221,3222及び3223と、パターンポインタ（PP）3223
を更新するパターンポインタカウンタ（PCNT）3224と、
ソースラツチ（SLBU）3225及び（SLBV）3226と、算術演
算器（AU）3227と、バレルシフタ（BRLSFT）3228と、デ
ータ拡張器（DE）3229と、マルチプレクサ（MPX）3230
と、デステイネーシヨンラツチ（DLB）3231と、読み出
しバス（UBB,VBB,UBC,VBC）3232,3233,3235及び3236
と、書込みバス（WBB,WBC）3234及び3237と、バススイ
ツチ3201,3202,3203,3209,3210及び3211とを備えてい
る。 また第４図及び第５図はカラーデータ演算部の詳細図
である。カラーデータ演算部330は、マルチプレクサ330
4と、カラーレジスタ（CL0,CL1）3305及び3306と、色比
較レジスタ（CLCMP）3307と、エツジカラーレジスタ（E
DG）3308と、描画モードレジスタ（DM）3309と、マスク
レジスタ（GMASK,SMASK,EMASK,TMASK,WMASK,RMASK）331
1,3312,3313,3314,3315及び3316と、カラー比較器3317
と、ゼロフラグ拡張器（ZE）3318と、キヤリーフラグ拡
張器（CMPMSEL）3320と、デステイネーシヨンラツチ（D
LC）3321と、算術論理演算器（ALU）3322と、書込みデ
ータバツフア（WDBR（Ｍ）,WDBR（Ｓ））3223及び3224
と、読み出しデータバツフア（RDBR）3325と、内部RAM
アドレス定義レジスタ（IRAR）3327と、一致検出器3328
と、スタツク領域定義レジスタ（SSDR）3329と、一致検
出器3330と、スタツク先頭アドレスレジスタ（SSAR）33
21と、メモリアドレスレジタ（MAR（Ｍ）,MAR（Ｓ））3
332及び3333と、一致検出器3334と、マスクバス（MSK
B）3310と、カラーデータバス（CLB）3301と、メモリ入
出力バス3237と、アドレス出力バス3335と、メモリアド
レスバス（MAB）3338と、入出力バツフア3336とを備え
ている。 次に、上記のように構成された実施例の動作について
説明する。まず、本発明の特徴の１つである２レベルマ
イクロプログラムについて説明する。 第１図に於いて、FIFO350を経由して命令レジスタに
書き込まれた図示しない中央処理装置等の外部からの命
令コードは、論理マイクロプログラムROM210を読み出す
ため、LRAR220に入る、該LRAR220に設定されたアドレス
に従い、論理マイクロ命令が読み出され、このようにし
て読み出された論理マイクロ命令は、論理マイクロ命令
レジスタ260に入る。その後上記論理マイクロ命令は、
論理マイクロ命令デコーダ270でデコードされ、論理ア
ドレス演算部310を制御し、論理アドレスを算出する。
一方アドレスインクリメンタ（INC）230によつてLRAR22
0の値は更新され、それに従つて論理マイクロ命令が順
に読み出される。また、サブルーチンを用いる場合に
は、スタツク240にサブルーチンからの戻りアドレスを
セツトしておく。 また、一方では、論理アドレスに対応した物理アドレ
スを算出するために、論理マイクロ命令は物理マイクロ
プログラムROM100を読み出す。物理マイクロ命令は、物
理アドレス演算部320と、かラーデータ演算330を制御す
るものである。論理マイクロ命令の一部が、PRAR110に
入り、物理マイクロ命令を読み出すアドレスとなる。上
記PRAR110に従つて読み出された物理マイクロ命令は、
物理マイクロ命令レジスタ120に入る。その後上記物理
マイクロ命令は、物理マイクロ命令デコーダ130でデコ
ードされ、物理アドレス演算320を制御し、物理アドレ
スを算出すると共に、該物理アドレスによつて表示用メ
モリのデータを読み出し、カラーデータ演算部330でカ
ラーデータ演算を行い、該演算されたデータを表示用メ
モリへ書込む。 第６図は、上記のように、論理アドレス演算用のマイ
クロプログラムと、物理アドレス演算用のマイクロプロ
グラムを分離して２レベルとした場合のプログラム例を
示している。（Ｃ）に示すような直線（ａ＞ｂ）を描画
する例を、（ａ）に論理マイクロプログラム例、（ｂ）
に物理マイクロプログラム例として示す。本実施例の特
徴として、（ａ）のフローは論理アドレスを算出するア
ルゴリズムの記述のみであり、マイクロプログラムの記
述性を向上することができ、記述ミスを削減できる。物
理マイクロプログラムは、論理マイクロプログラムから
起動がかかると、独立にプログラムシーケンスを進める
ことができる。物理マイクロプログラムが実行中に、更
に論理マイクロプログラムからの起動要求があつた時
は、WAIT制御部140から論理マイクロに対し、動作停止
信号（ウエイト信号）を出し、物理マイクロプログラム
が動作を停止するまで、論理マイクロプログラムを停止
させておく。 また、本実施例のもう一つの特徴として、物理マイク
ロプログラムは、描画アルゴリズムに左右されない記述
が多いため、たとえば第６図の（ｂ）のような記述は、
直線描画のみならず、円や楕円といつた描画にも適用で
きる。この結果、論理マイクロプログラムと物理マイク
ロプログラムを同一のマイクロプログラムとして記述し
ていた特願昭59−251907に示す方式に比較して、本実施
例でのマイクロプログラム容量は実質的に削減できる。 次に本発明の他の特徴である多分岐制御（マルチジヤ
ンプ）について述べる。 描画アルゴリズムの記述を行う論理マイクロプログラ
ムROM210では、パラメータの違い等によつて多方向分岐
を行う必要がある場合がある。この様な場合、２方向分
岐を複数回用いて行うより、一度に複数方向に分岐でき
る方が高速処理できる。そこで実施例では、多方向分岐
を可能とすると共に、分岐数が可能できる方式を述べ
る。 第７図は、本方式によつて分岐を行う場合のフローを
示したものである。まず、分岐数を設定する。本方式の
特徴は、分岐数を２のｎ乗単位に設定可能であると共
に、分岐先アドレス間の間隔も変えることが可能である
ことである。例えば４方向分岐を行う時、その分岐先の
各々のアドレス間隔を４番地単位から512番地単位まで
２のｎ乗間隔で設定できる。分岐先のプログラム量の大
小により、分岐先のアドレス間隔を変えることにより、
アドレス空間を有効に用いることができる。第８図と第
９図は、上記の方式を説明したものである。分岐数は、
マルチジヤンプ制御回路180内のマルチジヤンプコント
ロールレジスタ1801の各レジスタに設定する。分岐する
ための情報はマルチジヤンプレジスタ（MJR）3100に設
定する。その後論理マイクロプログラムから、ジヤンプ
アドレスがLRAR220に設定される時、マルチジヤンプコ
ントロールレジスタ1801のレジスタに“1"が設定されて
いるビツトのみ、マルチジヤンプレジスタMJR3100のデ
ータがLRAR220に設定される。第９図の（ａ）では、LRA
R220のビツト２とビツト３にMJR3100の２ビツトが設定
されており、４方向分岐になつている。（ｂ）では、16
方向分岐の例を示す。上記のようにしてLRAR220に分岐
アドレスが設定された後、該セツト信号をソフトレジス
タ1802でタイミング調整し、マルチジヤンプコントロー
ルレジスタ1801をリセツトする。このようにすることに
より、次にジヤンプアドレスがLRAR220に設定する時に
は全てのビツトに対しマイクロ命令からのジヤンプアド
レスが設定され、通常の無条件分岐が行える。 次に、マイクロプログラムのデバツグに有効な手段と
してブレークポイント設定によるマイクロプログラムの
停止方式を説明する。 描画アルゴリズムを記述する論理マイクロプログラム
では、記述の複雑さのため、デバツグに多大な労力を要
する。そこで、プログラムを実行させながら、任意の部
分で停止させ、内部状態を読み出すことは、デバツグに
対し、有効な手段となる。 第10図は、上記におけるマイクロプログラムを停止さ
せる方式を説明したものである。被検査プログラムを実
行させる前に、ブレークポイントレジスタ（BPR）160
に、停止を希望するアドレスを設定しておく、被検査プ
ログラムを実行させLRAR220がBPR160と同一になつた
時、一致検出回路が一致信号を出力する。上記一致信号
はシフトレジスタ1501によつてタイミング調整され、LR
AR220に送られる。LRAR220では、上記一致信号をセツト
またはリセツト端子に接続する事により、任意のアドレ
スを置換することができる。第11図では、前記の動作を
タイムチヤートで説明したものである。このようにして
置数されるアドレスを次コマンドのフエツチプログラム
の先頭アドレスとしておく。つまり、被検査プログラム
の後に、内部レジスタを読み出すコマンドを転送するこ
とにより、内部情報を知ることができる。その後更に、
任意のアドレスから実行できるコマンドを送れば、被検
査プログラムの停止した次の番地から再実行も可能であ
る。 第12図は、本発明による図形処理装置10を適用した図
形処理システムの例である。中央処理装置（CPU）20
は、システムメモリ30からコマンドやパラメータを図形
処理装置10に転送する。図形処理装置10は、前記コマン
ドを解釈し、フレームバツフア40上に描画実行を行う。
そのようにして描画された図形は、表示データ変換器50
でシリアルデータに変換され、表示装置60で表示され
る。 〔発明の効果〕 本発明によれば、座標演算を制御するマイクロプログ
ラムとメモリアドレス演算を制御するマイクロプログラ
ムを分離することができるので、座標演算を制御するマ
イクロプログラムには、図形描画アルゴリズムの記述を
行うだけで良く、プログラムの記述性の向上とプログラ
ム容量の低減が可能となる。

【図面の簡単な説明】 第１図は本発明の図形処理装置のブロツク図、第２図〜
第５図は演算部の詳細を示す図、第６図は２レベルマイ
クロプログラミング例を示す図、第７図〜第９図はマル
チジヤンプの詳細を示す図、第10図、第11図はブレーク
ポイント設定によるマイクロプログラムの停止方式を示
す図、第12図は、本発明による図形処理装置を適用した
図形処理システムの例を示す図である。 10……図形処理装置、100……物理マイクロプログラムR
OM、140……WAIT制御回路、150……一致検出器、160…
…ブレークポイントレジスタ、180……マルチジヤンプ
制御回路、210……論理マイクロプログラムROM、310…
…論理アドレス演算部、320……物理アドレス演算部、3
30……カラーデータ演算部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 曽根 崇 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭61−875（ＪＰ，Ａ) 日経エレクトロニクス，Ｎｏ．415 （1987年２月23日号） 日経マグロウヒ ル社，ＰＰ．137−141

Claims (1)

1. (57)【特許請求の範囲】 １．図形データを記憶する表示用メモリに対する図形デ
   ータの読み出し、書き込みを制御する図形処理装置にお
   いて、 与えられた描画コマンドに基づいて描画座標である論理
   アドレスを所定のアルゴリズムに従い算出する論理アド
   レス演算部と、 前記論理アドレスに対応したメモリアドレスである物理
   アドレスを算出する物理アドレス演算部と、 前記論理アドレス演算部を制御するための論理マイクロ
   プログラムを格納し、前記論理アドレス演算部の実行を
   制御する第１の制御部と、 前記物理アドレス演算部を制御するための物理マイクロ
   プログラムを格納し、前記物理アドレス演算部の実行を
   制御する第２の制御部と、 前記論理マイクロプログラムにより前記物理マイクロプ
   ログラムを起動させる手段と、 前記論理アドレス演算部及び前記物理アドレス演算部に
   バススイッチを介して接続され、データを蓄えるバッフ
   ァと、 前記バッファに接続され、少なくとも描画を行うための
   演算又はパターンに関するデータを格納する書き込み、
   読み出し可能なメモリとを有することを特徴とする図形
   処理装置。