JPH10307721A

JPH10307721A - ジオメトリ・アクセラレータ性能向上システム

Info

Publication number: JPH10307721A
Application number: JP10110300A
Authority: JP
Inventors: Jr Alan S Krech; アラン・エス・クレッチ・ジュニア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-04-30
Filing date: 1998-04-21
Publication date: 1998-11-17
Also published as: DE19806539A1; US5930519A; GB2324941B; GB9807144D0; GB2324941A

Abstract

(57)【要約】【課題】グラフィックス・システムにおけるジオメトリ
・アクセラレータの性能を向上させる。【解決手段】本発明のジオメトリ・アクセラレータは、
複数の処理エレメントからなるスタック、マイクロコー
ド命令を介するＲＯＭの形態で実施され、各々が対応す
る画像データ処理エレメントを起動する複数の制御ユニ
ット、次に実行すべき命令の位置を定義する次アドレス
・フィールド、および、各々が上記制御ユニットのそれ
ぞれに対応する複数の制御ユニット論理エレメントを備
え、該制御ニット論理エレメントの各々が、上記スタッ
クおよび対応する制御ユニットから受け取る状態データ
に基づいて現在実行されている命令に関する次アドレス
を定義することによって、特定の処理エレメントによる
特定の画像データ処理の終了とともに次に処理すべき機
能に対応するＲＯＭ内マイクロコード命令アドレスへ動
的にかつ迅速に分岐することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはコンピ
ュータ・グラフィックス・システムに関するもので、高
性能ジオメトリ・アクセラレータのＲＯＭ型制御装置に
おける効率的多経路論理分岐を使用可能にする分散分岐
論理システムおよび方法に関するものである。

【０００２】

【従来の技術】コンピュータ・グラフィックス・システ
ムは、二次元画面上にオブジェクトのグラフィック表現
を表示するため広く使用されている。現在のコンピュー
タ・グラフィックス・システムは、オブジェクトの非常
に詳細な視覚表現を提供し、種々のアプリケーションに
おいて使用されている。

【０００３】コンピュータ・グラフィックス・システム
を使用する典型的なコンピュータが図１に示されてい
る。図１において、コンピュータ１１は、中央処理装置
(ＣＰＵ)１２、ＣＰＵ１２によって実行されるソフトウ
ェアを記憶するシステム・メモリ１４、ＣＰＵ１２から
受け取るグラフィックス・データを処理するグラフィッ
クス・システム１６、前述の諸エレメントを電気的に相
互接続するように構成される局部的インタフェース１
８、および、接続経路２２を経由してグラフィックス・
システム１６に接続しグラフィックス・システム１６に
よって生成された画像データを表示するように構成され
るディスプレイ２１を含む。

【０００４】グラフィックス・システム１６は、ディス
プレイ２１上に表現されるべきオブジェクトをグラフィ
ックス・プリミティブに分解する。「プリミティブ」
は、画像データの基本コンポーネントであり、点、線
分、ベクトルおよび、三角形および四辺形のような多角
形を含む。ディスプレイ２１上に表現される１つまたは
複数のオブジェクトの形状を表現するグラフィックス・
プリミティブを提示または描画するため、典型的には、
グラフィックス・システム１６においてハードウェア、
ソフトウェアのいずれかまたは両方が実施される。

【０００５】一般的には、描出されるべきオブジェクト
のプリミティブは、プリミティブ・データという観点か
らＣＰＵ１２によって定義される。例えば、あるプリミ
ティブが三角形である場合、ＣＰＵ１２は、ｘ、ｙおよ
びｚ座標およびその頂点の(赤、緑、青のような)カラー
値という観点からプリミティブを定義する。特定のアプ
リケーションにおいては更に別の付加的プリミティブ・
データが使用されることもある。グラフィックス・シス
テムのラスタ機構のにおける描出ハードウェアは、究極
的にはプリミティブ・データを補間して、各プリミティ
ブおよび各ピクセルに関するＲ、ＧおよびＢカラー値を
表す最終的表示画面ピクセル値を計算する。グラフィ
ックス・システム１６の詳細が図２に示されている。図
２に示されているように、コンピュータ・グラフィック
ス・システム１６は、ＣＰＵ１２から頂点データを受け
取り表示されるべき形状を構成するプリミティブを定義
するように構成される１つまたは複数のジオメトリ・ア
クセラレータ２３を含む。各ジオメトリ・アクセラレー
タ２３は、例えば、拡大縮小または頂点の空間移動のよ
うな頂点データの変換を実行する変換機構(TRANS)２
４、境界を越えて広がるオブジェクト部分を切り取る
(クリップする)クリップ機構(CLIP)２６、光の状態をシ
ミュレーションすることによって画像データを強化する
光機構(LIGHT)２８、および数学的浮動小数点平面方程
式の観点からプリミティブを定義する平面方程式機構(P
LANE)３２を含む多数の画像データ処理専用制御装置１
７を含む。制御装置１７の各々は、典型的には、セル論
理の形態で、かつ、分離した独立状態マシンとして実施
される。描出データと呼ばれるジオメトリ・アクセラレ
ータ２３の出力を使用して、各ピクセルおよび各プリミ
ティブに関する最終的画面座標およびカラー・データが
生成される。出力３３は、浮動小数点から固定小数点へ
の変換装置(FP-TO-FIXED)３４に渡され、そこで、ジオ
メトリ・アクセラレータ出力３３が固定小数点形式３５
に変換され、その値がラスタ機構３６に渡される。ラス
タ機構３６は、フレーム・バッファ・コントローラ３８
を経由してフレーム・バッファ４２に伝えられるピクセ
ル・データ３７を生成する。フレーム・バッファ４２
は、ディスプレイへの通信に先立ちピクセル・データを
一時的に記憶する働きをする。ピクセル・データは、フ
レーム・バッファ４２からディジタル／アナログ変換器
(DAC)４４を経由してディスプレイ２１に送られる。

【０００６】ジオメトリ・アクセラレータ２３の動作
は、非常に数学的であり計算集約的である。３次元グラ
フィックス・ディスプレイの１つのフレームが何十万と
いうオーダーのプリミティブを含む可能性がある。最新
技術の性能を達成するため、ジオメトリ・アクセラレー
タ２３は、一秒につき数億の浮動小数点計算を実行する
ことを要求される場合がある。更に、ＣＰＵ１２とグラ
フィックス・システム１６の間のデータ伝送量は非常に
大きい。単一四辺形に関するデータが、各々が３２ビッ
トであるワードが６４個のオーダーのワードを必要とす
ることもある。ＣＰＵ１２からジオメトリ・アクセラレ
ータ２３へ伝送されるデータには、付加的に、ディスプ
レイ２１に対するグラフィックス画像を生成するために
必要とされる光パラメータ、クリッピング・パラメータ
およびその他のパラメータが含まれる。

【０００７】ジオメトリ・アクセラレータ２３におい
て、図３に示されるように、演算論理ユニット(ＡＬＵ)
５４、乗算機構５５、除算機構５６、比較機構５７、ク
ランプ機構５８等の他、レジスタ／ＲＡＭ作業空間６
１、６２を含む複数処理エレメントからなるスタック５
２を備えることが一般的である。プロセッサの諸エレメ
ントは、典型的には、複数の専用制御装置１７によって
共有される。各制御装置１７は、特定の計算タスクを達
成するように個々のプロセッサ・エレメント５２の処理
活動を制御することができる。

【０００８】プロセッサ・エレメントが各制御装置１７
へアクセスすることができるように、適切な制御線接続
およびアクセス制御がプロセッサ・エレメント５２と各
制御装置１７の間で確立されなければならない。制御線
接続に対する１つの解決策は、図３で示されているよう
に各制御装置と各プロセッサ・エレメント５２の間の制
御線を多重化することを含む。マルチプレクサ(図３のM
UX６６)がこの目的を満たす。MUX６６は、MUX制御機構
６８によって制御される。MUX制御機構６８は、所与の
時間においてどの制御装置１７がプロセッサ・エレメン
ト６２にアクセスすることを許容されるかを制御するた
めMUX６６へイネーブル信号６９を出す。動作的には、M
UX制御機構６８は、MUX６６に対して特定の制御装置１
７に関連するイネーブル信号をオンとし、当該特定制御
装置１７に対する実行信号７２をオンにする。次に、選
択された特定の制御装置１７はオペランドおよびプロセ
ッサ開始信号を生成して、最終的にスタック５１に転送
される処理演算を開始する。制御装置１７は、該当する
接続線７４、MUX６６および接続線７６を経由してスタ
ック５１および所望の特定処理エレメント５２にアクセ
スする。制御装置は、演算処理エレメント５２がデータ
を入力バッファ７７(通常はＦＩＦＯバッファ)から取り
出し出力バッファ８２(通常はＦＩＦＯバッファ)に結果
を記憶するように制御する。制御装置１７は、１つまた
は複数の処理エレメント５２を通していかなる数の演算
をも始動させることができる。制御装置１７がその処理
を終了すると、MUX制御装置６８に対して終了信号８４
を送る。次に、MUX制御６８は、別の制御装置１７に別
の実行信号７２を送り、一方、対応するイネーブル信号
６９を制御装置１７へ送る。

【０００９】

【発明が解決しようとする課題】上述の従来技術の設計
に関わる１つの問題は、MUX６６を実施するため多数の
ゲート・レベルが必要とされる点である。別の問題は、
制御装置１７から処理エレメント５２へ送られる信号の
ために必要とされる時間をMUX６６が増加させる点であ
る。ゲート遅延はこの増加の一部である。たとえトライ
ステートMUX６６が多層ゲート構成を置き換えるため使
用されるとしても、ロード動作も時間遅延に寄与する。
更に、制御装置１７の数および処理エレメント５２の数
が増加するにつれ、上記の問題は拡大する。このよう
に、コンピュータ・グラフィックス・システムにおける
ジオメトリ・アクセラレータの性能を最適化するため、
制御装置１７と処理エレメント５２を効率的にインター
フェースさせるシステムおよび方法の必要性が当業界に
存在する。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、高性能ジオメトリ・アクセラレータのＲ
ＯＭ型制御ユニットにおける効率的多経路論理分岐を可
能にする分散分岐論理システムおよび方法を提供する。
一般に、分散分岐論理システムおよび方法は、論理の複
雑さを減少させ、ジオメトリ・アクセラレータに関する
必要な空間を最小にしその速度を増加させる。

【００１１】本発明に従って、(演算論理ユニット、乗
算機構、除算機構、比較機構、クランプ機構などのよう
な)複数の処理エレメントのスタックが、(変換機構、分
解機構、クリップ機構、ボータイ(bow-tie)機構、光機
構、分類機構、平面方程式機構、かぶり(fog)機構など
のような)複数の制御ユニットと共に、ジオメトリ・ア
クセラレータに配置される。上記複数の制御ユニットは
マイクロコードを介するＲＯＭの形態で実施され、それ
ら制御ユニットの各々は画像データを修正するため処理
エレメントを駆動するように構成される。

【００１２】次アドレス・フィールドが、マイクロコー
ド命令の各々に関連づけられ、実行されるべき次の命令
のＲＯＭ内の位置を定義する。複数の制御ユニット論理
エレメントが制御ユニットそれぞれに対応して配置され
る。制御ユニット論理エレメントの各々は、そのそれぞ
れの制御ユニットに関する分岐を実施する。制御ユニッ
ト論理エレメントの各々は、スタックおよび対応するＲ
ＯＭ型制御ユニットから受け取る状態データに基づい
て、対応するＲＯＭ型制御ユニットに関連する現在実行
中命令に関する次アドレス・フィールドを評価し定義す
るように構成される。具体的には、次アドレス・フィー
ルドの各々は、ＲＯＭ内に当初から部分的に定義されて
いて、制御ユニット論理エレメントが、次アドレス・フ
ィールドに関連する少なくとも１つまたは複数のビット
(好ましくはＬＳＢ)をセットすることによって動作の間
に動的にＲＯＭにおける次アドレス・フィールドを完全
に定義する。

【００１３】本発明は、１つの側面において、多経路論
理分岐機能性を使用可能にすることによってコンピュー
タ・グラフィックス・システムのためのジオメトリ・ア
クセラレータの必要空間を最小にし、速度を増加させる
方法を提供する。該方法は、マイクロコードを介するＲ
ＯＭの形態で複数の制御ユニットを実施するステップ、
多数の処理エレメントからなるスタックを実施するステ
ップ、画像データを修正するため処理エレメントに関す
るマイクロコードを実行するステップ、各マイクロコー
ド命令の実行の後、各マイクロコード命令に関連する次
アドレスに基づいて複数の可能なマイクロコード位置の
うちの１つへの分岐を実行可能にするステップ、それぞ
れ制御ユニットに対応する複数の制御ユニット論理エレ
メントを実施するステップ、および、各装置論理エレメ
ントを用いて、分岐命令を制御するため上記スタックお
よび対応するＲＯＭ型制御ユニットから受け取る状態デ
ータに基づいて実行中の対応する命令に関する次アドレ
スを定義するステップを含む。

【００１４】本発明の利点として、より高い速度と性能
を持つジオメトリ・アクセラレータが実現すること、ジ
オメトリ・アクセラレータの制御ユニットを実施するた
めに必要とされる論理の複雑さを最小にすること、ジオ
メトリ・アクセラレータの制御ユニットを実施するため
に必要とされる空間要求を減少させること、および、ジ
オメトリ・アクセラレータの制御ユニット内部における
２経路対８経路条件分岐を可能にしそれによって、多重
化および制御論理の必要性を除去すること、があげられ
る。

【００１５】

【発明の実施の形態】本発明は、一般的に述べれば、図
４に示されるように、(図１および図２の)コンピュータ
・グラフィックス・システム１６の(図２の)ジオメトリ
・アクセラレータの制御ユニット１７を読取専用メモり
すなわちＲＯＭ１００内で実施するものである。ＲＯＭ
１００内での制御ユニット１７の実施は、制御ユニット
１７を処理エレメント５２に効果的にインターフェース
させ、ジオメトリ・アクセラレータ２３に関する必要空
間を最小にし、速度全体を増加させる。このような実施
によって、性能を更に向上させる多経路論理分岐が可能
となる。言い換えると、複数の決定を同じ時間に並列的
に実行することが可能となる。

【００１６】図４を参照してアーキテクチャの観点から
考察すれば、本発明のジオメトリ・アクセラレータ２３
は、拡大縮小または頂点の空間的移動のような頂点デー
タに関する変換を実行する変換メカニズム(TRANS)２
４、四辺形の三角形への変換のようなプリミティブ分解
を実行する分解機構(DECOMP)２５、境界を越えて広がる
オブジェクト部分をクリップするクリップ機構(CLIP)２
６、その交差ポイントを決定してプリミティブを三角形
に分解するためボウタイ(BOW-TIE)構成を処理するボウ
タイ機構(BOW-TIE)２７、１つまたは複数の光条件をシ
ミュレーションすることによって画像データに陰影を与
え強化する光機構(LIGHT)２８、特殊効果のためプリミ
ティブを前面と背面に分類する分類機構(CLASS)２９、
数学的浮動小数点平面方程式という観点からプリミティ
ブを定義する平面方程式式機構(PLANE)、距離感を強調
するため画像のオブジェクトに背景色を与えるかぶり(F
OG)機構(FOG)を含む多数の画像データ処理専用制御ユニ
ット１７を含む。

【００１７】ジオメトリ・アクセラレータ２３は、更
に、ＲＯＭ１００によって現在実行されている命令の範
囲内の次のアドレスを必要に応じて取り扱い、それによ
って現在の命令が最高８つの可能な命令位置(本発明の
好ましい実施形態では４つの可能な位置)のうちの１つ
へ最終的に分岐することができるように構成される分岐
論理機構１０２、上述のようにＲＯＭ１００からの命令
を実行するように構成される複数処理エレメント５２か
らなるスタック５１、ＣＰＵ１２からのデータを受け取
るように構成される入力バッファ７７、およびラスタ機
構へ出力データを送るように構成される出力バッファを
含む。分岐論理機構１０２は、ＲＯＭ１００から次アド
レス(NEXT_ADDR)１０４を受け取るだけではなくＲＯＭ
１００、スタック５１およびＣＰＵ１２から状態データ
１０６を受け取るように構成される。状態データは、例
えば、制御ユニット１７が演算を終了したか否かに関す
る情報、プリミティブまたは多角形のタイプに関する情
報、プリミティブが光パラメータを含むか否かに関する
情報、描出モード情報、光モード情報など、ジオメトリ
・アクセラレータ２３の状態に関する種々のタイプの情
報を含むことができる。状態データ１０６に基づいて、
分岐論理機構１０２は、現在の命令に関連する次アドレ
ス１０４を修正すべきかまたは変更せずそのままとすべ
きか、修正すべき場合次アドレスをどのように変更すべ
きかに関して判断するように構成される。

【００１８】図４に示されるように、分岐論理機構１０
２はＲＯＭ１００から次アドレスまたはその一部(NEXT_
ADDR)１０４を受け取り、(修正後または修正しないま
ま)次アドレス１０８をＲＯＭ１００へ出力するように
構成される。ＲＯＭ１００において現在実行されている
命令は、対応する次アドレス・フィールド内に次アドレ
スを含む(図６参照)。次アドレス(NEXT_ADDR)１０８
は、現在の命令が完全に実行された後次の命令を求めて
分岐すべき次のアドレスをＲＯＭ１００に通知する。

【００１９】以下は分岐論理機構１０２内で使用され得
る論理機能性の１例である。ここで、プリミティブ・デ
ータは変換機構２４に渡され、ＲＯＭ１００における変
換制御ユニット２４から状態データ１０６がプリミティ
ブが表示画面外であることを示していると仮定する。更
に、現在命令がクリップ制御ユニット２６をポイントす
る次アドレス１０４を持っていると仮定する。このよう
な例の場合、分岐論理機構１０２は、次のプリミティブ
が処理されるのを待つため次アドレス１０８が変換制御
ユニット２４の始めをポイントするように次アドレス１
０４を変更する。

【００２０】別の例としては、光機構が使用可能でない
のに現在時命令アドレスが光機構をポイントしていると
いうシナリオを考察すると、この場合、現在命令が(例
えば平面方程式機構３２のような)別の制御ユニット１
７をポイントするように分岐論理機構１０２は次アドレ
スを修正する。

【００２１】図５には、ジオメトリ・アクセラレータ２
３の１つの可能な特定の実施形態が示されている。この
特定の実施形態は、階層構成の論理機能性を備えた分岐
論理機構１０２を含む。具体的には、分岐論理機構１０
２は、高次元の論理的判断を行うように構成される分岐
中央論理機構１１２、および、各制御ユニット１７にそ
れぞれ対応する複数の個別制御ユニット論理エレメント
１１５を含む。各制御ユニット論理エレメント１１５
は、それぞれ対応する制御ユニット１７の各々が条件つ
き分岐を実行するのを助け、間接アドレス指定を制御す
るため低次元の論理的判断を行うように構成される。

【００２２】図５に示される特定の好ましい実施形態に
おいて、ＲＯＭ１００は、一般的に別々の独立したソフ
トウェア・モジュールの形態の複数の制御ユニット１７
を含むが、インターリーブを行うようにプログラムする
ことも可能である。モジュールのコードは１時点で１つ
ずつ実行され、各々は命令７６(好ましい実施形態では
２１１ビットの命令)を使用して特定の処理エレメント
５２を駆動する。

【００２３】ＲＯＭ１００に所在する各マイクロコード
命令は、図６に示されるようなフィールドを少なくとも
含む。図６を参照すると、各命令は、分岐フィールド１
２１、次アドレス・フィールド１０４、次頂点フィール
ド１２２、次光フィールド１２３、初期化(フラグ)フィ
ールド１２４、データ経路制御(命令)フィールド１２
５、条件コード・フィールド１２６および動作制御ユニ
ット識別子(ＩＤ)フィールド１２７を含む。

【００２４】分岐フィールド１２１は、可能な分岐位置
の数に関する情報情報を含む。本発明の好ましい実施形
態では分岐は４つの可能な命令位置のうちの１つに対し
て発生することができるので、分岐フィールド１２１
は、２ビットの2-way_4-wayビット２８および１ビット
のcond_uncondビット１２９を含む。前者は、分岐が２
方向または４方向のいずれであるかを示し、後者は命令
が条件つきであるか無条件であるかを定義する。「無条
件(uncond)」は、現在の命令の実行の後間接的分岐は起
きず、従って次アドレスは制御ユニット論理１１４によ
って修正されないことを意味する。「条件付き(cond)」
は、現在の命令の実行の後間接的分岐が発生し、従って
次アドレスの１つまたは２つのビットが制御ユニット論
理機構１１４によって置き換えられることを意味する。
２方向分岐であれば１つのビットが置き換えられ、４方
向分岐であれば２つのビットが置き換えられる。

【００２５】次アドレス・フィールド１０４は、ＲＯＭ
１００において実行されるべき次の命令に対応するアド
レスを識別する。次アドレスは本発明に従う複数の位置
(すなわち命令スロット)の内の１つである。(図５の)制
御ユニット論理エレメント１１５の各々は、対応するＲ
ＯＭ型制御ユニット１７に関連する、現在実行中命令に
関する次アドレス・フィールド１０４を評価して定義す
る。

【００２６】次アドレス・フィールド１０４は、ＲＯＭ
１００において当初から部分的に定義され、制御ユニッ
ト論理エレメント１１５が、動作の間に、次アドレス・
フィールド１０４の１つまたは複数のビット(好ましい
実施形態では２つのＬＳＢ)を設定することによって次
アドレス・フィールドを完全に定義する。

【００２７】次頂点フィールド１２２(好ましくは１ビ
ット)は、当該頂点に関する頂点カウントを増分させる
べき時を外部頂点／光カウンタ１３９(図５)に通知す
る。次光フィールド１２３(好ましくは１ビット)は、当
該光条件に関する光カウントを増分させるべき時を外部
頂点／光カウンタ１３９(図５)に通知する。

【００２８】初期化フィールド１２４は、レジスタ６１
／ＲＡＭ作業空間６２が初期化(消去または事前設定)さ
れるべきか否かを標示する。典型的には、初期化は、変
換制御ユニット２４が新しいプリミティブを受ける時に
起こる。

【００２９】データ経路制御フィールド１２５は、本質
的には処理エレメント５２によって実行されるべき命令
である。データ経路制御フィールド１２５は、以下の機
能を少なくとも実行することができる。すなわち、レジ
スタ６１／ＲＡＭ６２におけるオペランドの位置を定義
すること、オペランドに関して実行されるべき動作を定
義すること、処理エレメント５２からデータをロードす
るべき時を出力バッファ８２に通知すること、実行結果
をレジスタ６１、ＲＡＭ６２や出力バッファ８２のどの
位置に記憶すべきかを識別すること、である。

【００３０】条件コード・フィールド１２６は、ＲＯＭ
１００の範囲内で現在動作中の制御ユニット１７の現在
状態を標示する状態データである条件コードを識別す
る。条件コードは、特定の条件コード値が異なる制御ユ
ニット１７における異なる事態を意味することができる
という意味において各制御ユニット１７に対して特有の
ものである。条件コード１７は、制御ユニット論理エレ
メント１１５のみならず分岐中央論理機構１１２におけ
る論理判断にも影響を及ぼすように無限の数の形態で活
用することができる。条件コードの特定の例は、制御ユ
ニット論理エレメント１１５および分岐中央論理機構１
１２に関する論理の記述に関連して、詳細に後述され
る。

【００３１】動作制御ユニット識別子(ＩＤ)フィールド
１２７は、ＲＯＭ１００において現在動作している特定
の制御ユニット１７を識別する。

【００３２】図５を参照すると、前述のように、スタッ
ク５１は、複数の処理エレメント５４−５８およびレジ
スタおよびＲＡＭ空間６１、６２を含む。任意の所与の
時間において、処理エレメント５２のうちの１つは、Ｒ
ＯＭ１００における制御ユニット１７のうちの１つから
の命令７６を実行する。実行の間、各処理エレメント５
２は、入力バッファ７７からデータを受け取り、実行の
間またはその後に、各処理エレメント５２は、制御ユニ
ット１７の制御の下、(図２の)ラスタ機構３１への送信
のため好ましくは１ビットのロード信号１４３を介して
出力バッファ８２に処理結果を書き込む。入力バッファ
７７はスタック５１に対し頂点情報を提供することがで
きる。処理エレメント５２は、必要に応じて、特定の処
理エレメント５２に従って分岐論理機構１０２へフラグ
１３１(１０ビット)を送るように構成される。例えば、
比較処理エレメント５７は、２つのオペランドが等しい
こと、２つのオペランドが等しくないこと、１つのオペ
ランドが他方のオペランドより大きいこと、１つのオペ
ランドが他方のオペランドより小さいこと等々を標示す
るフラグ１３１を作成する。

【００３３】状態管理アドレス復号機構１３２は、３２
ビットがデータで２１ビットがアドレスで１ビットが入
力バッファが有効なデータを保有しているか否かを示す
合計５４ビットのグローバル状態データおよびその他の
情報を入力バッファ７７を経由してＣＰＵ１２から受け
取るように配置される。状態管理アドレス復号機構１３
２からのアンロード信号１３５(１ビット)は、状態デー
タの前述の伝送を起動する。モード情報は、ジオメトリ
・アクセラレータ２３のいくつかの行動の側面を制御す
る。好ましい実施形態において、描出モード、第１光モ
ードおよび第２光モードという３つの動作モードを制御
する３つの３２ビット・レジスタがある。一般的には、
描出モード・レジスタは、例えば光処理、かぶり処理ま
たはテクスチャ・マッピングのような適切な処理を介し
て画像データにおいて実行されるグラフィックス効果ま
たは機能のタイプに関してグローバルな情報を定義す
る。更に、第１および第２光モード・レジスタは、例え
ば使用されるべき光の数やタイプまたはテクスチャ・マ
ッピングのタイプなどグラフィックス効果が画像データ
にどのように適用されるべきかという特定の情報を定義
する。

【００３４】分岐論理機構１０２の分岐中央論理機構１
１２は、状態管理アドレス復号機構１３２から(好まし
くは２００ビットの)モード情報(MODE_INFO)１３４を受
け取る。分岐中央論理機構１１２は、また、スタック５
１からフラッグ(FLAGS)１３１を、ＲＯＭ１００から条
件コード(CONDITION_CODES)１２６を、ＲＯＭ１００の
範囲内においてどの制御ユニット１７が現在動作してい
るかを標示する動作制御ユニット信号１３６ａをＲＯＭ
１００から、それぞれ受け取る。状態データすなわちモ
ード情報１３４、フラグ１３１、条件コード１２６およ
び動作制御ユニット信号１３６ａに基づいて、分岐中央
論理機構１１２は、該当する次制御ユニット信号１３８
を生成して、動作中制御ユニット１７に対応する個別制
御ユニット論理エレメント１１５へその信号を出力す
る。次制御ユニット信号１３８は、分岐中央論理機構１
１２内の論理に従って次にどの制御ユニット１７に分岐
しなければならないかを定義する。

【００３５】制御ユニット論理機構１１４内に配置され
る個別制御ユニット論理エレメント１１５の各々は、対
応する制御ユニット１７の分岐および間接アドレス指定
の実行を援助する。個別制御ユニット論理エレメント１
１５の各々は、状態データに基づきまた状態データの機
能としてそれぞれの制御ユニット１７に関する論理的判
断を行うように構成される。この場合、状態データは、
好ましい実施形態において、ＲＯＭ１００の現在命令か
ら受け取る次アドレス１０４のうちの２つの最下位ビッ
ト(LSB)１０４'、ＲＯＭ１００の現在命令から受け取る
分岐フィールド(BRANCH_FIELD)１２１、ＲＯＭ１００の
現在命令から受け取る条件コード(CONDITION_CODES)１
２６、および、頂点／光カウンタ１３９から受け取る、
現在命令がコード・サブルーチンに関係する頂点／光の
グループ分けにおいて処理されるべき最後の頂点および
最後の光に現在命令が関係しているか否かを標示する最
終頂点／光信号(LAST)１３７、および、スタック５１か
ら受け取るフラグ(FLAGS)１３１を含む。

【００３６】各制御ユニット論理エレメント１１５の機
能性は、セル論理、ルックアップ・テーブルまたはその
他適当な論理メカニズムの形態で実施することができ
る。個別制御ユニット論理エレメント１１５の各々の内
部の論理の例をあげれば以下の通りである。論理機構の
構成は限りなく存在するので、本発明の論理構成は以下
に限定されるものとみなされるべきではない。

【００３７】第１の例として、ＲＯＭ１００における特
定の制御ユニット１７が動作中であると仮定する。この
例においては、対応する制御ユニット論理エレメント１
１５が特定制御ユニット１７から値ｉを持つ条件コード
を与えられる時、制御ユニット論理エレメント１１５
は、最終頂点ビット(LAST)１３７を評価して、最終頂点
ビット１３７がオンであれば、現在命令が光制御ユニッ
ト２８へ分岐するように次アドレス１０４を設定するよ
うに、条件コードは、対応する制御ユニット論理エレメ
ント１１５の論理に関連づけされる。

【００３８】別の例として、平面方程式機構３２が動作
していて、数学演算が平面方程式ベクトルに対して実行
されていて、当該ベクトルに沿って平面方程式パラメー
タｄｘおよびｄｙの計算はすでに完了し、現在比較演算
がスタック５１における比較処理エレメント５７によっ
て実行されつつあると仮定する。この例では、平面方程
式機構３２からの値ｉの条件コードは、対応する制御ユ
ニット論理エレメント１１５が比較演算の結果に関する
スタック５１からのフラグ１３１を検査し次アドレス１
０４を定義することを必要とする。更に、ｄｘがフラグ
１３１に基づいてｄｙより大であれば(すなわちコード
がｘ主軸ベクトルに関して処理中であれば)、制御ユニ
ット論理エレメント１１５は、現在命令がコードの最初
の位置に分岐するように強制する。ｄｙがフラグ１３１
に基づいてｄｘより大であれば(すなわちコードがｙ主
軸ベクトルに関して処理中であれば)、制御ユニット論
理エレメント１１５は、現在命令が第１の位置とは異な
る第２のコード位置に分岐するように強制する。

【００３９】更に別の例として、特定の制御ユニット１
７が動作中であり、その対応する制御ユニット論理エレ
メント１１５が分岐中央論理機構１１２から受け取る次
制御ユニット信号１３８を検査しなければならないこと
を値ｉを持つ条件コードが標示すると仮定する。このケ
ースでは、制御ユニット論理エレメント１１５がｉとい
う該当する条件コードを検出する時、分岐中央論理機構
１１２からの次制御ユニット信号１３８に基づいて別の
制御ユニット１７への分岐が起きるように次アドレス１
０４をセットする。

【００４０】複数の個別制御ユニット論理エレメント１
１５の実施は、ＲＯＭ１００に記憶されなければならな
いマイクロコード命令７６のサイズを減少させ、更に分
岐機能性を実施するために必要な経路指定論理の量を減
少させる。言い換えると、個別制御ユニット論理エレメ
ント１１５の複数論理は単一の論理エレメントで実施す
ることができるが、特に集積回路で実施するような単一
エレメント論理機構はサイズおよび論理の複雑さにおい
て比較的大きいので、その実施は望ましくはない。

【００４１】頂点／光カウンタ１３９はどのような適切
な論理を使用してでも実施できる。頂点／光カウンタ１
３９は、プリミティブに関する光条件および頂点をカウ
ントし追跡するように設計される。該カウンタは、個別
制御ユニット論理エレメント１１５に関する最終頂点／
光信号１３７を生成して、ＲＯＭ１００から受け取るフ
ラグ初期化ビット１４１、ＲＯＭ１００から受け取る次
頂点／光信号１４２、および、状態管理アドレス復号機
構１３２から受け取るポイント、ベクトル、三角形、四
辺形などのプリミティブ・タイプを示す４ビットと使用
される光の数を示す８ビットからなる１２ビットのプリ
ミティブ情報１４４を含む信号に基づきまたそのような
信号の関数として、プリミティブの最終頂点および最終
光が処理されたことを示す。

【００４２】MUX１４６は、個別制御ユニット論理エレ
メント１１５から次アドレス(NEXT_ADDR)１０４の(好ま
しい実施形態では２ビットの)ＬＳＢを接続線１４８を
経由して受け取る。ＲＯＭ１００からの動作中制御ユニ
ット信号１３６ｂ（本実施形態では３ビット)は、MUX１
４６が使用中制御ユニット１７に対応する適切な制御ユ
ニット論理エレメント１１５に関連する適切な接続線１
４８を選択することを強制する。

【００４３】好ましくは従来からあるデータ型(Ｄータ
イプ)フリップフロップ記憶ラッチであるラッチ１４９
が、MUX１４６からＬＳＢを接続線１５１を経由して受
け取るように構成される。ラッチ１４９は、システム・
クロック信号(CK)１５２によってクロックを与えられ
る。好ましくは従来からあるデータ型(Ｄータイプ)フリ
ップフロップ記憶ラッチであるラッチ１５５が、ＲＯＭ
１００から次アドレス１０４の上位９ビット１０４"を
受け取る。ラッチ１５５は、システム・クロック信号(C
K)１５２によってクロックを与えられる。ラッチ１５５
は９ビット１５６を出力し、これはＲＯＭ１００のため
に次アドレス１０８(１１ビット)を作成するようにラッ
チ１４９からの２つのビット１５４と組み合わせられ
る。

【００４４】図７乃至図９は、図５の分岐中央論理機構
１１２の１つの可能な実施形態を示す。図７乃至図９に
おいて、菱形ブロックは、分岐中央論理機構１１２によ
って行われる論理判断を表し、長方形ブロックは、制御
ユニット１７によってＲＯＭ１００の範囲内で実行され
る論理機能性を表している。図７乃至図９は、各プリミ
ティブに関して次にどの制御ユニット１７が選択され活
用されるかを分岐中央論理機構１１２がどのように決定
するかを示している。

【００４５】初期的に、基本的には変換機構２４におけ
るヘッダであるディスパッチ機構２４'がプリミティブ
の到来を待つ。プリミティブが到着すると、ディスパッ
チ機構２４'は、この事実を分岐中央論理機構１１２に
通知する。分岐中央論理機構１１２はプリミティブが到
着するまでモード情報１３４を監視し続ける(ブロック
７１)。プリミティブが到着したあと、分岐中央論理機
構１１２は、変換機構２４に対応する次制御ユニット信
号１３８を作成する。変換機構がプリミティブを変換す
ると、プリミティブを拒絶すべきか否か判断が行われる
(ブロック７２)。プリミティブ全体が画面からはずれて
いればプリミティブは普通拒絶され、この場合プロセス
はディスパッチ機構２４'へ戻る。プリミティブが拒絶
されなければ、分岐中央論理機構１１２はプリミティブ
を分類する必要があるか否か判断する(ブロック７３)。

【００４６】好ましい実施形態においては、プリミティ
ブは前面または背面として分類される。一般的には、光
処理はこれらのパラメータに基づいて調節される。プリ
ミティブが分類される必要があるタイプであれば、分岐
中央論理機構１１２は分類機構２９に対応する次制御ユ
ニット信号１３８を生成する。更に、分類機構２９がプ
リミティブを分類した後、分岐中央論理機構１１２はプ
リミティブが間引かれるかどうか決定する。好ましい実
施形態においては、間引きは描出速度を最適化するため
に加えられる機能である。基本的には、ユーザは前面ま
たは背面プリミティブが破棄されなければならないか否
か指定することができる。現在次プリミティブが破棄さ
れるべきプリミティブであれば、プロセスはディスパッ
チ機構２４'へ戻る。そうでなければ、分岐中央論理機
構１１２は、光機構２８が呼び出されるべきか否か判断
する(ブロック５７５)。

【００４７】ブロック７３においてプリミティブが分類
される必要がないと分岐中央論理機構１１２が決定する
と、分岐中央論理機構１１２は、プリミティブが光機構
によって光処理されるべきか否か決定する(ブロック７
５)。光処理されるべきであるとブロック７５において
判断されると、分岐中央論理機構１１２は、光機構が呼
び出されるように適切な次制御ユニット信号１３８を定
義する。プリミティブが一定のカラーでなければ、光処
理が行われる。光処理の後、分岐中央論理機構１１２
は、かぶり処理をプリミティブに適用すべきか否か判断
する(ブロック７６)。必要であればかぶり機構３９が呼
び出される。かぶりの適用の後またはブロック７６でか
ぶり処理の適用は必要ないと判断される場合、分岐中央
論理機構１１２は内部レジスタを初期化する(ブロック
７７)。この場合、これが第１のプリミティブであるこ
とを標示するように「第１」変数を意味する"FIRST"変
数が１にセットされ、これが四辺形の"A"タイプ(すなわ
ち凸面四辺形)であることを標示するように「四辺形A」
を表す"QUAD_A"変数が１にセットされ、これがボータイ
ではないことを標示するようにボータイ変数を意味す
る"BOW-TIE"変数が０にセットされる(ブロック７７)。

【００４８】内部レジスタの初期化の後、分岐中央論理
機構１１２は、プリミティブがクリップされる必要があ
るか否か判断する(ブロック７８)。そうであれば、プロ
セスの流れはブロック８１−８６へ続く。そうでない場
合、プロセスの流れはブロック９１−９５へ続く。

【００４９】プリミティブのクリッピングが実行される
べき場合、分岐中央論理機構１１２はプリミティブが四
辺形であるか否か判断する(ブロック８１)。そうであれ
ば、分解機構２５が呼び出される。一方、そうでなけれ
ば、分解メカニズム２５は呼び出されない。必要に応じ
て四辺形の分析および分解が行われた後、指定された平
面に対するクリッピングが逐次処理される。クリップを
行う指定された平面の各々は図９のブロック８３−８５
で示されるループで処理される。ループに入る前に、内
部レジスタが初期化される。第１のクリップを行う平面
が考慮され分析されるように変数"model_clip_pass"が
０にセットされる。各パスがループを通る毎に、ボータ
イがあるか否か判断され(ブロック８３)、存在する場合
交差ポイントを計算するためボータイ機構２７が呼び出
される。更に、図９のループに示されるように、データ
を更に処理するためクリップ機構２６および平面方程式
機構３２が使用され、ブロック８４における論理が変数
model_clip_passを増分し、すべてのクリッピング平面
が処理されるまでプロセスの流れはブロック８３へ戻さ
れる(ブロック８５)。

【００５０】ブロック８６において、このプリミティブ
が四辺形の最初の三角形であるか否か判断される。そう
でなければ、プロセスの流れはブロック７１へ戻る。そ
うであれば、ブロック８７において、分岐中央論理機構
１１２は、四辺形の第２の三角形を処理するように内部
レジスタをセットする。この場合、変数"MODEL_CLIP_PA
SS"は０にセットされ、変数"FIRST"は０にセットされ
る。

【００５１】ブロック７８において、プリミティブのク
リップが必要ないと判断されると、平面方程式機構３２
が呼び出され、分岐中央論理機構１１２はプリミティブ
がタイプａの(凸面)四辺形であるか否か検査する(ブロ
ック９１)。これは、スタック５１および条件コード１
２６からのフラグを観察することによって実行される。
特に、分岐中央論理機構１１２は、適切な条件コード１
２６によってスタック５１からのフラグ１３１を分析す
るように構成される。フラグ１３１は四辺形のタイプを
示す。凸面四辺形でなければ、プロセスはブロック７１
へ戻って別のプリミティブを待つ。凸面四辺形であれ
ば、プリミティブは分解機構によって分解される(ブロ
ック２５)。

【００５２】次に、分岐中央論理機構１１２はプリミテ
ィブがボータイであるか否か判断する(ブロック９３)。
そうでなければ、平面方程式機構３２が呼び出される。
そうであれば、ボータイ機構が呼び出され、次に平面方
程式機構３２が呼び出される。ブロック９４−９５の論
理はボータイの両方の三角形が処理されることを保証す
る。

【００５３】動作図１０および図１１を参照して、ＲＯＭ１００において
実施される制御ユニット１７を持つジオメトリ・アクセ
ラレータ２３の動作を以下に記述する。図１０は、分岐
論理機構１０２と連係するＲＯＭ１００の範囲内におけ
る制御ユニット１７の動作の例を反映する流れ図を示
す。この例においては、一般的に、制御ユニット１７
は、対象プリミティブに関連する頂点およびび光のグル
ープのすべての頂点およびすべての光を処理する。以下
の記述では、図５および図１０を参照する。

【００５４】先ず、ＣＰＵ１２によってプリミティブの
データおよび状態データが入力バッファ７７に与えられ
る。状態管理アドレス復号機構１３２は、アンロード信
号１３５を入力バッファ７７に送ることによって状態デ
ータ１３３を読み取る。次に、状態管理アドレス復号機
構１３２は、状態データを解読し、分岐中央論理機構１
１２へモード情報１３４を送る。更に、分岐中央論理機
構１１２は、それぞれの制御ユニット論理エレメント１
１５へ次制御ユニット信号１３８を渡す。

【００５５】マイクロコード命令がＲＯＭ１００によっ
て読み取られ、ＲＯＭ１００内のマイクロコード化され
た制御ユニット１７がそれに従って動作する。マイクロ
コード化された制御ユニット１７は、頂点／光のグルー
プ分けの開始において初期化ルーチンを実行する(ブロ
ック１６２)。この場合、ＲＯＭ１００の制御ユニット
１７は、基本的には、FLAG_INIT１４１のようなフラ
グ、スタック５１におけるレジスタ／ＲＡＭ空間６１，
６２を初期化する。

【００５６】次に、頂点ループ・ルーチンが開始され、
各ループ処理の間にプリミティブの頂点に関連するデー
タが処理される。ブロック１６３において、スタック５
１によって最近時に処理された頂点が現在対象となって
いるプリミティブの最後の頂点であるか否かが判断され
る。そうであれば、制御ユニット１７は制御ユニット論
理エレメント１１５によってスタック５１の制御を別の
制御ユニット１７へ移すように強制される(ブロック１
６４)。この場合、制御ユニット論理エレメント１１５
は、次アドレスＬＳＢｌ０４の１ビットまたは両方のビ
ットを修正することによってこれを実行する。分岐中央
論理機構１１２に関連する高水準論理が、どの装置１７
が次に利用されるか最終的に決定する。制御ユニット論
理エレメント１１５は、適切な分岐位置、すなわち分岐
中央論理機構１１２からの次制御ユニット信号１３８に
基づいて次アドレスＬＳＢ１０４'をどのように修正す
るかを判断する。

【００５７】前に処理された頂点が最後のものでなく従
って処理されるものが残っている場合、制御ユニット１
７のマイクロコードは、１つまたは複数の処理エレメン
ト５２を使用して現在時頂点に対する１つまたは複数の
演算を実行する(ブロック１６５)。対応する制御ユニッ
ト論理エレメント１１５は、これらの演算の間に、分岐
フィールド１２１、条件コード１２６およびフラグ１３
１に基づいて分岐を指示する。各頂点毎に、あてはまる
場合、光処理のループ・ルーチンが開始され、各ループ
動作の間にプリミティブの光に関連するデータが処理さ
れる。

【００５８】ブロック１６６において、該当する制御ユ
ニット論理エレメント１１５は、最終光ビット１３７を
通して、スタック５１によって前に処理された光が現在
対象になっている頂点の最後の光であるか否か判断す
る。そうでなければ、光処理が実行される(ブロック１
６７)。対応する制御ユニット論理エレメント１１５
は、これら光処理動作の間に、分岐フィールド１２１、
条件コード１２６およびフラグ１３１に基づいて分岐を
指示する。光処理の後、光カウンタが増分され(ブロッ
ク１６８)、プロセスの流れは処理すべきものが残って
いれば次の光を識別するためブロック１６６へ戻る。処
理すべき光がなにもない場合、(図９の)頂点カウンタ１
３９は次頂点信号１４２を介して進められ(ブロック１
６６)、残っていれば次の別の頂点が処理のため取り出
される(ブロック１６３)。

【００５９】すべての頂点および光がグループ分けにお
いて処理されるまで上記のプロセスは循環形式で続行す
る。この場合、プリミティブに対する処理が完了するま
で動作を開始できる権限が１つまたは複数のマイクロコ
ード化された制御ユニットに与えられることもできる。

【００６０】マイクロコードの例動作を一層明きらかにするため、ＲＯＭ１００における
マイクロコードの特定の単純化された例を図１１を参照
して記述する。この例では、ＲＯＭ１００は図１１に示
される内容を持つ少なくとも１１個の命令を含むと仮定
する。

【００６１】ＲＯＭ１００はスロット０にある命令の起
動を始める。制御ユニット１７に関連するコードの開始
において、初期化ルーチンが実行される。この時点では
新しい制御ユニット１７の開始という観点から命令の初
期化フラグはオンにセットされているので、ＲＯＭ１０
０は、(図５の)頂点カウンタ１３９に対し、FLAG_INITI
ALIZEフラグ１４１をオンにし、それによって頂点カウ
ンタ１３９はその頂点カウントを初期化する。頂点カウ
ンタ１３９は、状態管理アドレス復号機構１３２によっ
てプリミティブ情報信号１４４を介してプリミティブの
タイプおよび頂点の数を知らされる。更に、この命令の
無条件フラグが分岐フィールド１２１でオンにセットさ
れているので、制御ユニット論理エレメント１１５は、
TWO-WAY_FOUR-WAYフラグを見る必要はなく、次アドレス
ＬＳＢ１０４'を修正する必要は全くない。間接アドレ
ス指定がないので、制御ユニット論理エレメント１１５
は次アドレス・フィールド１０４を修正しない。最後
に、命令は、実行されるべき次の命令が命令スロット１
にあることを標示するNEXT_ADDRフィールドを評価す
る。従って、実行される次の命令は、スロット１に置か
れている命令である。

【００６２】初期化フラグがオフにされているのでスロ
ット１にある命令は初期化を必要としない。従って、頂
点カウンタ１３９に対するflag_init信号１４１はオフ
にされる。分岐フィールド１２１の条件つきフラグはオ
ンにされているので、該当する制御ユニット論理エレメ
ント１１５は、０にセットされているTWO-WAY_FOUR-WAY
フラグを分岐が２方向であると解釈する。論理エレメン
ト１１５によって、条件コード１２６およびスタック５
１からの任意のフラグ１３１に従って、スロット２また
はスロット３の命令への分岐を行うように命令の次アド
レス・フィールドを定義することができる。条件コード
１２６、フラグ１３１および最終信号１３７に基づい
て、頂点／光のグループ分けにおいて最後の光または頂
点が処理されなかった場合、ＲＯＭ１００がスロット２
に位置する命令を選択するように制御するように制御ユ
ニット論理エレメント１１５を構成することができる。
これを実行するため、制御ユニット論理エレメント１１
５は次アドレスＬＳＢ１４８を適切に定義する。この場
合、論理エレメント１１５は、次アドレス１０４のＬＳ
Ｂ１が変更されないまま次アドレス１０８に渡されるこ
とを許容し、次アドレス１０４のＬＳＢ０を強制的に０
にセットする。

【００６３】スロット２の命令は、初期化フラグがオフ
となっているので初期化を必要としない。(図５の)頂点
カウンタ１３９は、FLAG_INIT信号１４１がオフとされ
ているので増分されない。更に、ＲＯＭ１００から接続
経路７６を経由してスタック５１に渡されるデータ経路
制御フィールド１２５によって、(図５の)ＡＬＵ５４に
よるオペランドＡとＢの加算が実行される。オペランド
ＡおよびＢはレジスタ６１、ＲＡＭ６２のいずれかまた
は両方から取りだされ、その位置は命令のデータ経路制
御１２５において定義される。結果は、ＡＬＵ５４によ
ってレジスタ６１、ＲＡＭ６２または出力バッファ８２
に記憶される。無条件フラグがオンにセットされている
ので、TWO-WAY_FOUR-WAYフラグの検査は不要で、制御ユ
ニット論理エレメント１１５は、次アドレスＬＳＢを修
正する必要はない。更に、次のアドレスは、命令の事前
記述に従って、スロット４にある。

【００６４】スロット４の命令は、スロット２の命令の
完了後ＲＯＭ１００によって起動される。初期化は行わ
れず、頂点カウンタ１３９は増分されない。命令によっ
て、ＡＬＵ５４がオペランドＣおよびＤを加算する。オ
ペランドＣおよびＤは、データ経路制御１２５に基づい
てレジスタ６１またはＲＡＭ６２から取り出される。結
果は、ＡＬＵ５４によってレジスタ６１、ＲＡＭ６２、
出力バッファ８２などに記憶される。更に、命令は条件
つきではないので、直接スロット５の命令に移行する。
ここでもまた、制御ユニット論理エレメント１１５は、
次アドレスＬＳＢを修正しない。

【００６５】スロット５の命令は初期化を行わず、頂点
カウンタ１３９は増分されない。この命令によって(図
５の)乗算機構はオペランドＥおよびＦを乗算する。オ
ペランドＥおよびＦは、レジスタ６１またはＲＭ６２か
ら取り出される。結果は、乗算機構５５によってレジス
タ６１、ＲＡＭ６２、出力バッファ８２などに記憶され
る。命令は条件付きでないので、NEXT_ADDRフィールド
に従ってスロット５にあるただ１つの他の命令にのみ分
岐することができる。この場合もまた、制御ユニット論
理エレメント１１５は、次アドレスＬＳＢを修正しな
い。

【００６６】スロット６の命令は、初期化フラグに従っ
た初期化プロセスを実行しない。この命令のデータ経路
制御フィールドによって、(図５の)比較機構５７が(Ａ
＋Ｂ)と(Ｃ＋Ｄ)を比較する。命令は無条件である。従
って、NEXT_VERTEXフィールドに従って頂点カウンタ１
３９を増分した後、ＲＯＭ１００はスロット１の命令を
調べる。

【００６７】各プリミティブ毎に、各頂点に関して１回
前述の動作が行われる。すなわち、ＲＯＭ１００はスロ
ット１、２、４、５および６を循環する。このように、
３つの頂点を持つ三角形の場合、前述の命令を循環する
サイクルが３回実行される。最後の頂点／光の後、例え
ばこの制御ユニット１７に関する分岐論理１１５が最終
信号１３７を観察しそれが最後の頂点／光であるかどう
かを判断しなければならないことを意味する"７"という
ような条件コードを分岐中央論理機構１１２は認識す
る。この場合条件コードが"7"であるとする。この場
合、分岐中央論理機構１１２は、次制御ユニット１７が
初期化されるべきことを該当する制御ユニット論理エレ
メント１１５に通知する。次アドレス・フィールド１０
４は、ＲＯＭ１００が次の命令のためスロット３へ進ま
なければならないことを標示するように該当する制御ユ
ニット論理エレメント１１５によって設定される。

【００６８】スロット３において、命令は、条件つきフ
ラグはオンとなっていて、命令は条件付きである。更に
TWO-WAY_FOUR-WAYフラグがオンとなっていて、それによ
って次の命令がＲＯＭ１００の中の４つの異なる位置の
１つにあることが標示される。可能な４つの位置はスロ
ット８−１１である。制御ユニット論理エレメント１１
５は、分岐中央論理機構１１２から受け取る次制御ユニ
ット信号１３８、ＲＯＭ１００から受け取る条件コード
１２６およびスタック５１から受け取る何らかのフラグ
１３１に基づきかつそれらの機能として、次アドレスＬ
ＳＢを定義することによって判断する。この例では、ス
ロット８−１１はクリッピング、光処理(陰影づけ)、平
面方程式および分解に関するルーチンを開始する命令に
対応している。図１１に示されているように、この命令
は"5"という条件コードを標示する。条件コード"5"は、
制御ユニット論理エレメント１１５に対し、別の制御ユ
ニットへ分岐するため分岐中央論理機構１１２からの次
制御ユニット信号１３８を検査しなければならないこと
を標示する。例えば分岐中央論理機構１１２が陰影付け
が次に実行されると判断するとすれば次制御ユニット１
７は例えば光機構であり、その場合、制御ユニット論理
エレメント１１５は、次アドレスがスロット９として定
義されるように次アドレスＬＳＢを定義するであろう。

【００６９】以上特定の好ましい実施形態を参照して、
本発明を記述したが、本発明の原理を逸脱することなく
上記好ましい実施形態および特定の例に種々の修正を加
えることが可能である点は当業者に明らかであろう。

【００７０】本発明には、例として次のような実施様態
が含まれる。（１）多経路論理分岐機能性を効率的に使用可能にする
ことによってコンピュータ・グラフィックス・システム
のためのジオメトリ・アクセラレータにおける必要空間
を最小にし、速度を増加させるシステムであって、複数
の処理エレメントからなるスタックと、マイクロコード
命令を介する読取専用メモりすなわちＲＯＭの形態で実
施され、各々が対応する画像データ処理エレメントを駆
動するように構成される複数の制御ユニットと、上記マ
イクロコード命令の各々に関連し実行されるべき次の命
令の上記ＲＯＭにおける位置を定義する次アドレス・フ
ィールドと、各々が上記制御ユニットのそれぞれに対応
し上記スタックおよび対応する制御ユニットから受け取
る状態データに基づいて上記対応する制御ユニットに関
連して現在実行されている命令に関する上記次アドレス
・フィールドを評価し定義するように構成される複数の
制御ユニット論理エレメントと、を備えるジオメトリ・
アクセラレータ性能向上システム。（２）上記制御ユニット論理エレメントの各々が、それ
ぞれ対応する制御ユニット内の内部分岐命令を制御する
ように構成される、上記（１）に記載のシステム。（３）分岐フィールドが上記命令の各々に関連づけさ
れ、上記制御ユニット論理エレメントの各々が上記対応
する制御ユニットから上記状態データの一部として上記
分岐フィールドを受け取るように構成され、上記分岐フ
ィールドが多数の可能な分岐位置を定義する、上記
（１）に記載のシステム。

【００７１】（４）条件コード・フィールドが上記命令
の各々に関連づけられ、上記制御ユニット論理エレメン
トの各々が上記対応する制御ユニットから上記状態デー
タの一部として上記条件コード・フィールドを受け取る
ように構成され、上記条件コード・フィールドが、上記
対応する制御ユニットの状態を定義する、上記（１）に
記載のシステム。（５）上記ＲＯＭから次頂点信号を受け取り、該次頂点
信号をカウントし対象頂点が最終頂点の場合上記状態デ
ータの一部としてその事実を上記制御ユニットに通知す
るように構成される頂点カウンタを更に備える、上記
（１）に記載のシステム。（６）上記ＲＯＭから次光信号を受け取り、該次光信号
をカウントし対象光が最終の光の場合上記状態データの
一部としてその事実を上記制御ユニットに通知するよう
に構成される光カウンタを更に備える、上記（１）に記
載のシステム。（７）上記制御ユニットが、変換機構、分解機構、クリ
ップ機構、ボータイ機構、光機構、分類機構、平面方程
式機構およびかぶり機構からなるグループから選択され
る、上記（１）に記載のシステム。（８）上記処理エレメントが、演算論理ユニット、乗算
機構、除算機構、比較機構およびクランプ機構からなる
グループから選択される、上記（１）に記載のシステ
ム。（９）上記次アドレス・フィールドの複数ビットの第１
のセットを受け取るように構成されるラッチを更に備
え、上記制御ユニット論理エレメントの各々が、上記次
アドレス・フィールドの複数ビットの第２のセットを受
け取り、上記状態データに基づいて上記第２のセットを
定義するように構成され、上記第１および第２のセット
が組み合わされて上記ＲＯＭに送られて新しい次アドレ
スを定義する、上記（１）に記載のシステム。

【００７２】（１０）多経路論理分岐機能性を効率的に
使用可能にすることによってコンピュータ・グラフィッ
クス・システムのためのジオメトリ・アクセラレータに
おける必要空間を最小にし、速度を増加させる方法であ
って、マイクロコード命令を介する読取専用メモりすな
わちＲＯＭの形態で複数の制御ユニットを準備するステ
ップと、複数の処理エレメントからなるスタックを準備
するステップと、画像データを処理するため上記処理エ
レメントを用いて上記マイクロコードを実行するステッ
プと、上記マイクロコード命令の各々の実行の後、上記
各マイクロコード命令に関連する次アドレスに基づいて
複数の可能なマイクロコード位置の１つへの分岐を可能
にするステップと、上記制御ユニットにそれぞれ対応す
る複数の制御ユニット論理エレメントを準備するステッ
プと、上記制御ユニット論理エレメントの各々を用い
て、上記スタックおよび対応する制御ユニットから受け
取る状態データに基づいて対応する命令に関する上記次
アドレスを定義するステップと、を含む方法。

【００７３】

【発明の効果】高性能ジオメトリ・アクセラレータのＲ
ＯＭ型制御ユニットにおける効率的多経路論理分岐を可
能にする分散分岐論理機構を提供することによって、本
発明は、グラフィック・システムにおけるジオメトリ・
アクセラレータに関する論理の複雑さを減少させ、必要
な記憶空間を最小にし、その速度を増加させるという効
果を奏する。

【図面の簡単な説明】

【図１】グラフィックス・システムを備えるコンピュー
タを示すブロック図である。

【図２】図１のグラフィック・システムを示すブロック
図である。

【図３】図２のジオメトリ・アクセラレータの従来技術
実施形態を示すブロック図である。

【図４】ジオメトリ・アクセラレータの制御ユニットを
実施するように構成されたＲＯＭのブロック図である。

【図５】本発明に従う複数の分岐論理機構を持つ図４の
分岐論理の特定の階層的論理回路の実施を示すブロック
図である。

【図６】図４のＲＯＭ内に配置されるマイクロコード命
令内のフィールドを例示する構造図である。

【図７】図８および図９と共に、図５の分岐論理機構の
一例を示す状態流れ図である。

【図８】図７および図９と共に、図５の分岐論理機構の
一例を示す状態流れ図である。

【図９】図７および図８と共に、図５の分岐論理機構の
一例を示す状態流れ図である。

【図１０】図４および図５のＲＯＭ内の各制御ユニット
の実施例を示す流れ図である。

【図１１】図４および図５のＲＯＭ内に配置されること
ができる可能なマイクロコードの実施例を簡略して示す
ブロック図である。

【符号の説明】

１１コンピュータ１２ＣＰＵ１４システム・メモリ１６グラフィックス・システム１７制御ユニット１８インタフェース２１ディスプレイ２２接続経路２３ジオメリ・アクセラレータ３３ラスタ機構５１処理エレメント・スタック５２処理エレメント６１レジスタ６２ＲＡＭ６６マルチプレクサ(MUX) ７７入力バッファ８２出力バッファ１００ＲＯＭ１０２分岐論理機構１１２分岐中央論理機構１１４分散制御ユニット論理機構１１５制御ユニット論理エレメント１１７マイクロコード命令フィールド１３９頂点／光カウンタ１５５ラッチ

Claims

【特許請求の範囲】

【請求項１】多経路論理分岐機能性を効率的に使用可能
にすることによってコンピュータ・グラフィックス・シ
ステムのためのジオメトリ・アクセラレータにおける必
要空間を最小にし、速度を増加させるシステムであっ
て、複数の処理エレメントからなるスタックと、マイクロコード命令を介する読取専用メモりすなわちＲ
ＯＭの形態で実施され、各々が対応する画像データ処理
エレメントを駆動するように構成される複数の制御ユニ
ットと、上記マイクロコード命令の各々に関連し実行されるべき
次の命令の上記ＲＯＭにおける位置を定義する次アドレ
ス・フィールドと、各々が上記制御ユニットのそれぞれに対応し上記スタッ
クおよび対応する制御ユニットから受け取る状態データ
に基づいて上記対応する制御ユニットに関連して現在実
行されている命令に関する上記次アドレス・フィールド
を評価し定義するように構成される複数の制御ユニット
論理エレメントと、を備えるジオメトリ・アクセラレータ性能向上システ
ム。