JP2706961B2

JP2706961B2 - イメージセンサのコントロール装置

Info

Publication number: JP2706961B2
Application number: JP63316180A
Authority: JP
Inventors: 幸文橋場; 貞雄村松; 祐一池田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1988-12-16
Filing date: 1988-12-16
Publication date: 1998-01-28
Anticipated expiration: 2013-01-28
Also published as: JPH02162876A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、例えば、写真撮影用カメラの焦点検出装
置として利用するイメージセンサのコントロール装置に
関する。

「従来の技術」オートフォーカス機能を有する最近のカメラは被写体
光をイメージセンサに入射させ、この画像データ信号か
ら合焦検出を行なうようになっている。

第３図は上記した画像データ信号を取出すイメージセ
ンサを備えたセンサユニットの従来例を示すブロック図
である。

イメージセンサ11は公知のCCD素子であり、被写体の
光が入射するセンサアレイ12、リセットゲート13、シフ
トゲート14、CCDシフトレジスタ15によって構成されて
いる。

このイメージセンサ11は、蓄積開始信号Sstを駆動制
御回路16に入力することによって、駆動制御回路16から
リセットパルスφｒ（Low）がイメージセンサ11に入力
されたセンサアレイ12は電荷蓄積を開始する。また、蓄
積停止信号Stgが駆動制御回路16に送られることによっ
て、リセットパルスφｒがHighに変化して電荷蓄積を中
止すると共に、シフトパルスφｓが入力し蓄積した電荷
がCCDシフトレジスタ15に移される。

CCDシフトレジスタ15の電荷は駆動制御回路16より入
力する転送パルスφ_１、φ_２にしたがって順次送り出さ
れ、画像データ信号Vosとしてアンプ17を介して出力さ
れる。

一方、上記イメージセンサ11にはセンサアレイ12に入
射する光のコントラストからモニタ電圧Vmを定めるため
に、最大光検出回路18と最小光検出回路19とが備えられ
ている。

最大光検出回路18が出力するVmax信号はアンプ20とサ
ンプル／ホールド回路22を介してセレクタ24に、また、
最小光検出回路19が出力するVmin信号はアンプ21とサン
プル／ホールド回路23を介して差動増幅回路25に送られ
る。

上記したセンサユニットは、セレクタ24がVmax信号を
通過させるように切換えられてモニタ動作となる。

センサアレイ12が電荷蓄積を開始すると、最も強い光
が入射する画素の蓄積電荷量に応じたVmax信号と、最も
弱い光が入射する画素の蓄積電荷量に応じたVmin信号と
が共にサンプリングされて差動増幅回路25に入力する。

この結果、この差動増幅回路25が、 Vo＝−Am（Vmax−Vmin）を出力する。なお、Amは増幅度である。

この出力信号Voは図示省略のデータ演算回路によって
A/D変換された後にレベル判定され、所定レベルに達し
た時、蓄積停止信号Stgが駆動制御回路16に送られる。

したがって、既に述べたように、センサアレイ12の電
荷蓄積が中止し、蓄積された電荷がCCDシフトレジスタ1
5に移される。

また、蓄積停止信号Stgを入力した後、駆動制御回路1
6が制御パルスφsh、φslを出力し、サンプル／ホール
ド回路22、23をホールド状態に保持すると共に、画像デ
ータ信号Vosを通過させる状態にセレクタ24を切換え
る。

さらに、上記出力信号Voが所定レベルに達するまでの
間に被写体の明るさの明暗差にしたがってデータ演算回
路より増幅度切換信号Aselが送られ、差動増幅回路25の
増幅度がAmからAsに切換わる。

上記の動作状態下に、転送パルスφ_１、φ_２が駆動制
御回路16より出力し、CCDシフトレジスタ15に移された
蓄積電荷が画像データ信号Vosとして順次送り出され、
差動増幅回路25にこのデータ信号Vosを入力する。

差動増幅回路25にはホールドされたVmin信号が入力し
ており、その結果、この増幅回路25が、 Vs＝−As（Vos−Vmin）を出力する。

この出力信号Vsがデータ演算回路に送られ、A/D変換
後に測距演算される。

なお、駆動制御回路16からA/Dタイミング信号Sadがデ
ータ演算回路に送られる。このタイミング信号Sadは差
動増幅回路25の出力信号Vsが安定しA/D変換が可能であ
ることを伝達する信号である。

上記したセンサユニットについては、昭和62年特許願
第240878号として同出願人によって既に特許出願されて
いる。

「発明が解決しようとする課題」第４図は上記した差動増幅回路25の出力信号Vsを示す
出力波形図であり、第５図（ａ）は符号Ａをもって示し
た第４図上の波形部分の拡大説明図である。

画像データ信号Vosが転送パルスφ_１、φ_２の駆動ク
ロックによってCCDシフトレジスタ15より一画素電荷づ
つ順次取り出されたものであるため、上記した出力信号
Vsが図示する如く、P₁、P₂、P₃・・・・・・・・P_nの画
素信号列として差動増幅回路25より出力される。

この画素信号列からなる出力信号Vsは、既に説明した
ようにデータ演算回路に備えられたA/D変換器によってA
/D変換されるが、画素信号P₁、P₂、P₃・・・・・・・P_n
各々の立上がりに「だれ」が生ずるため、この「だれ」
の部分を経過した時点よりA/D変換するようになってい
る。

つまり、第６図に一例として示した画素信号P₁より分
かる如く「だれ」が現われるため時間t₁の間はA/D変換
不可とし、時間t₂に入ってからA/D変換する。この時間
的なタイミングは第７図に示すタイムチャートのように
駆動制御回路16よりデータ演算回路に送られるA/Dタイ
ミング信号Sadによって行なわれる。

上記した実情からの従来のセンサユニットの場合、各
画素信号を取り出す転送パルスの周期に比べて充分短い
時間でA/D変換する高速スピードのA/D変換器が要求され
る。

換言すれば、転送パルスの周期が予め定まっているイ
メージセンサを備えるセンサユニットでは、転送パルス
周期に比べて可成り短い時間で画素信号をA/D変換する
ことができる高速A/D変換器が必要で、その結果、A/D変
換器を備えたデータ演算回路（例えば、CPU）を使用す
る構成では、そのようなA/D変換器を有するデータ演算
回路のみが使用可能となり、回路部品の使用に当って制
限を受ける。

また、イメージセンサからの画像データ信号の取り出
しが転送パルス周期に依存されるため、高速A/D変換器
を備えたデータ演算回路を使用したとしても、画像デー
タ信号の取り出し等について早めることができない。

本発明は上記した課題を簡単な装置構成によって解決
したイメージセンサのコントロール装置を開発すること
を目的とする。

「課題を解決するための手段」上記した課題を解決するため、本発明では、センサア
レイの蓄積電荷をCCDシフトレジスタに移し、転送パル
スにしたがって画像データ信号を取り出すイメージセン
サにおいて、取り出した画像データ信号を処理するデー
タ演算回路のA/D変換器が画像データを形成する各画素
信号をA/D変換する毎に、上記転送パルスを入力させる
画像データ取出し制御手段を備えたことを特徴とするイ
メージセンサのコントロール装置を提案する。

「作用」上記したコントロール装置では、画像データを形成す
る各画素信号がA/D変換される毎に、転送パルスがCCDシ
フトレジスタに入力される。つまり、先行の画素信号が
A/D変換された後、後続の画素信号を取り出す転送パル
スが入力され、後続の画素信号がA/D変換されると、そ
の次の画素信号を取り出す転送パルスがCCDシフトレジ
スタに入力する。

このように、転送パルスの周期がデータ演算回路に備
えられたA/D変換器の動作によって決定されるため、A/D
変換器の速度に因われることなくデータ演算回路の使用
か可能になる。

また、高速A/D変換器のデータ演算回路を使用すれ
ば、このA/D変換器の動作に応じて転送パルスが入力す
るため、CCDシフトレジスタの画像データの取り出し時
間が早くなる。

「実施例」次に、本発明の一実施例について第１図に示したブロ
ック図に沿って説明する。

ブロック100は従来例同様のセンサユニットである
が、このセンサユニットは後述するように、転送パルス
の出力手段に部分的な改良が加えてある。

ブロック200はデータ演算回路を示し、A/D変換器210
を備えたCPUによって構成してある。

これらセンサユニット100とCPU200との間では、出力
信号Vo/Vs、蓄積開始信号Sst、蓄積停止信号Stg、増幅
度切換信号Asel、A/DタイミングSadなどの各種の信号が
授受されることは既に述べたところであるが、この実施
例では、CPU200からセンサユニット100に送るようにし
た、転送クロック信号Strが設けてある。

すなわち、CPU200はA/D変換器210が各画素信号のA/D
変換終了毎に転送クロック信号Strを出力するようにプ
ログラムを設定し、また、センサユニット100の駆動制
御回路16には、転送クロック信号Strに応動して、転送
パルスφ_１、φ_２とA/Dタイミング信号Sadを出力する画
素データ取出し制御手段が設けてある。

第２図は本実施例の動作を示すタイムチャートであ
る。

センサユニット100の駆動制御回路16は転送クロック
信号Strを入力することで、この信号の立下りに応動し
てA/Dタイミング信号Sadと転送パルスφ_１、φ_２を出力
する。

したがって、CCDシフトレジスタ15より画像データ信
号Vosが取り出され、作動増幅回路25が出力信号Vsを出
力する。また、画素信号には「だれ」があるため、画像
データ信号の取り出しから所定時間t₁はA/Dタイミング
信号sadによってA/D変換器210の動作が阻止される。

所定時間t₁が終わると、A/Dタイミング信号Sadがhigh
からLowに変化し、この変化に応動してA/D変換器210がA
/D変換を開始し、また、転送クロック信号StrがLowから
Highに復帰する。

また、A/D変換器210が一つの画素信号をA/D変換した
時間t₂の経過時点では、転送クロック信号Strが再度セ
ンサユニット100に送り込まれる。

これより、駆動制御回路16がA/Dタイミング信号Sadと
転送パルスφ_１、φ_２を出力し、上記同様にして次の画
素信号がA/D変換される。以下同様の動作が繰り返さ
れ、各画素信号が順次A/D変換される。

以上の実施例のように、転送パルスφ_１、φ_２及びA/
Dタイミング信号Sadの周期がCPU200より送られる転送ク
ロック信号Strによって定まるため、高速A/D変換器を備
えたCPUまたは低速A/D変換器を備えたCPU等を問わず実
施することができる。

「発明の効果」上記した通り、本発明に係るコントロール装置は、デ
ータ演算回路のA/D変換器が各画素信号をA/D変換する毎
に転送パルスを出力する構成としたので、CCDシフトレ
ジスタを駆動する転送パルスの周期についてデータ演算
回路の機能または能力に応じて定まることができる。

したがって、高速A/D変換器を備えたものに限らず、
低速A/D変換器を備えたデータ演算回路を使用しても、
画像データ信号の処理が可能になり、イメージセンサを
備えたセンサユニットの出力信号を処理する回路部品の
使用がA/D変換機能によって制限されることがない。

また、本発明のコントロール装置は、高速A/D変換器
を備えたデータ演算回路を使用することによって画像デ
ータ信号の取り出しやその信号処理の時間が短縮され
る。

この結果、写真撮影用カメラなどの焦点整合装置とし
て実施すれば、回路設計の容易さ、構成の簡単化と相埃
ってこの種装置のローコスト化に充分有利となる。

【図面の簡単な説明】

第１図は本発明に係るコントロール装置の構成例を示す
ブロック図、第２図は上記コントロール装置の動作を示
すタイムチャート、第３図はイメージセンサを備えた従
来のセンサユニットのブロック図、第４図は上記センサ
ユニットに備えられた差動増幅回路の出力信号波形を示
す図、第５図は上記出力波形の一部拡大図と転送パルス
との対応を示す説明図、第６図は画素信号を簡略して示
した波形図、第７図は従来のイメージセンサに関する転
送パルスとA/Dタイミング信号を示すタイムチャートで
ある。 11……イメージセンサ 12……センサアレイ 15……CCDシフトレジスタ 16……駆動制御回路 25……差動増幅回路 100……センサユニット 200……CPU 210……A/D変換器

フロントページの続き (56)参考文献特開昭64−85480（ＪＰ，Ａ) 特開平１−175469（ＪＰ，Ａ) 特開平１−245770（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】センサアレイの蓄積電荷をCCDシフトレジ
スタに移し、転送パルスにしたがって画像データ信号を
取り出すイメージセンサにおいて、取り出した画像デー
タ信号を処理するデータ演算回路のA/D変換器が画像デ
ータを形成する各画素信号をA/D変換する毎に、上記転
送パルスを入力させる画像データ取出し制御手段を備え
たことを特徴とするイメージセンサのコントロール装
置。