JP2706721B2 - Voltage regulator - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMOSモノリシックIC化されたボルテージ・
レギュレーターに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a CMOS monolithic IC.
It is about a regulator.
本発明は、ボルテージ・レギュレーターの誤差増幅器
に流す電流値を、電源電圧上昇時に増大させることで、
低消費電流で電源電圧上昇時のオーバー・シュートの小
さいボルテージ・レギュレーターを提供するものであ
る。The present invention increases the value of the current flowing through the error amplifier of the voltage regulator when the power supply voltage rises,
An object of the present invention is to provide a voltage regulator with low current consumption and small overshoot when the power supply voltage rises.
従来の正の出力電圧を持つボルテージ・レギュレータ
ーの回路図を第２図に示す。基準電圧回路１と抵抗R1と
R2とから取り出された電圧は、トランジスタM1〜M5で構
成される誤差増幅器２で比較され、出力トランジスタ３
を制御する。つまり、抵抗R1、R2から取り出された電圧
が、基準電圧より小さければ、誤差増幅器２の出力は低
くなり、出力トランジスタ３を強くバイアスし、逆に抵
抗R1、R2から取り出された電圧が基準電圧より高ければ
出力トランジスタ３を弱くバイアスして出力端子４には
一定の電圧が得られる。FIG. 2 is a circuit diagram of a conventional voltage regulator having a positive output voltage. A reference voltage circuit 1 and the resistor R 1
Voltage taken from R 2 Prefecture is compared with composed error amplifier 2 in transistor M 1 ~M 5, the output transistor 3
Control. In other words, if the voltages taken out of the resistors R 1 and R 2 are smaller than the reference voltage, the output of the error amplifier 2 becomes low, the output transistor 3 is strongly biased, and conversely, the voltage taken out of the resistors R 1 and R 2 If the voltage is higher than the reference voltage, the output transistor 3 is weakly biased and a constant voltage is obtained at the output terminal 4.
この時、誤差増幅器２には、トランジスタM5のゲート
電圧を基準電圧回路１から供給している為、一定の電流
が流れる。In this case, the error amplifier 2, because they supply the gate voltage of the transistor M 5 from the reference voltage circuit 1, a constant current flows.
第２図のボルテージ・レギュレーターの場合、次のよ
うな問題点が生じる。In the case of the voltage regulator shown in FIG. 2, the following problems occur.
通常、出力端子４にはコンデンサが付加されている
が、電源電圧を急峻に立ち上げると、出力端子４の電圧
は、出力トランジスタ３によって、付加されているコン
デンサを充電して、上昇して行く。この時、誤差増幅器
２の出力は、出力トランジスタ３を強くバイアスする
為、低い電圧となっている。Normally, a capacitor is added to the output terminal 4. However, when the power supply voltage rises sharply, the voltage of the output terminal 4 charges the added capacitor by the output transistor 3 and rises. . At this time, the output of the error amplifier 2 has a low voltage because the output transistor 3 is strongly biased.
やがて出力端子４の電圧が、正規のボルテージ・レギ
ュレーターの出力電圧に達し、誤差増幅器２の出力は、
出力トランジスタ３を弱くバイアスしようとするが、誤
差増幅器２の出力は瞬間的に変化できない為、低い電圧
から高い電圧に変化するまでにある時間を要する。この
間、出力トランジスタ３は、強くバイアスされ続けるの
で、出力端子４は、正規の出力電圧よりも上昇し、オー
バー・シュートが生じる。Eventually, the voltage of the output terminal 4 reaches the output voltage of the normal voltage regulator, and the output of the error amplifier 2 becomes
Although the output transistor 3 is weakly biased, the output of the error amplifier 2 cannot be changed instantaneously, so that it takes a certain time to change from a low voltage to a high voltage. During this time, since the output transistor 3 continues to be strongly biased, the output terminal 4 rises above the normal output voltage, and overshoot occurs.
このオーバー・シュートを抑えるには、誤差増幅器２
の応答速度を高めれば良い。To suppress this overshoot, the error amplifier 2
Should be increased.
トランジスタM5の電流値をI5、誤差増幅器２の負荷と
なる出力トランジスタ３のゲート容量をＣとすると、誤
差増幅器２のスルーレートSRは、式（１）で表わされ
る。I 5 The current value of the transistor M 5, when the gate capacitance of the output transistor 3 as a load of the error amplifier 2 is C, the slew rate SR of the error amplifier 2 is represented by the formula (1).
SR＝I5/C ・・・（１） 式（１）から明らかなように、誤差増幅器２の応答速
度を高めるには、I5を大きくし、Ｃを小さくすれば良
い。SR = I 5 / C (1) As is apparent from the equation (1), to increase the response speed of the error amplifier 2, it is sufficient to increase I 5 and decrease C.
しかし、Ｃを小さくするには、出力トランジスタ３の
ゲート面積を小さくすることであり、これは、ボルテー
ジ・レギュレーターの出力電流の低下を招き、またI5を
大きくするということは、ボルテージ・レギュレーター
の消費電流の増大を招き、どちらも、ボルテージ・レギ
ュレーターの性能を低下させることになる。However, in order to reduce the C is to reduce the gate area of the output transistor 3, which leads to decrease in the output current of the voltage regulator, also possible that a larger I 5 is the voltage regulator This results in an increase in current consumption, both of which will degrade the performance of the voltage regulator.
本発明は、従来の技術の課題を解決することを目的と
し、とりわけ、低消費電流で電源電圧上昇時のオーバー
・シュートの小さいボルテージ・レギュレーターを提供
できた。An object of the present invention is to solve the problems of the related art, and in particular, was able to provide a voltage regulator with low current consumption and small overshoot when the power supply voltage rises.
具体的には、誤差増幅器２に流す電流値を、電源電圧
上昇時のみ増大させることによって、電源電圧上昇時の
オーバー・シュートを小さく抑えるものである。Specifically, the value of the current flowing through the error amplifier 2 is increased only when the power supply voltage rises, thereby suppressing the overshoot at the time of power supply voltage rise.
本発明のボルテージ・レギュレーターは、電源端子間
に微分回路を設け、電源電圧上昇時に、前記微分回路か
ら発生される信号を用いて、ボルテージ・レギュレータ
ーの誤差増幅器の電流値を増加させることによって、電
源電圧上昇時のオーバー・シュートを抑えることができ
る。The voltage regulator according to the present invention is provided with a differentiating circuit between power supply terminals, and when a power supply voltage rises, a signal generated from the differentiating circuit is used to increase a current value of an error amplifier of the voltage regulator, thereby providing a power supply. Overshoot at the time of voltage rise can be suppressed.
以下、図面に従って本発明のボルテージ・レギュレー
ターの実施例を詳細に説明する。Hereinafter, embodiments of the voltage regulator of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の正の出力電圧を持つボルテージ・
レギュレーターの回路図である。基準電圧回路１、出力
トランジスタ３、及び抵抗R1、R2は第２図と同様であ
る。誤差増幅器２は、従来のトランジスタM1〜M5に、ト
ランジスタM5のソース・ドレインを、ソース・ドレイン
とするトランジスタM6、ゲートとソースを、トランジス
タM6のソースと共通とし、かつ、ドレインをトランジス
タM6のゲートとコンデンサC1に結線したトランジスタ
M7、さらにトランジスタM1、M2のソースに一端を結線
し、他端をトランジスタM6のゲートとトランジスタM7の
ドレインの接点に結線したコンデンサC1が付加されてい
る。ここで、トランジスタM7はデプレッション・トラン
ジスタであり、電源電圧の変動のない定常状態では、コ
ンデンサC1、トランジスタM7には電流は流れず、また、
トランジスタM7のドレイン電圧は、ソース電圧とほぼ等
しいので、トランジスタM6はオフしており、第１図のボ
ルテージ・レギュレーターの消費電流は、第２図の従来
のボルテージ・レギュレーターの消費電流と等しい。FIG. 1 shows a voltage output having a positive output voltage of the present invention.
It is a circuit diagram of a regulator. The reference voltage circuit 1, output transistor 3, and resistors R 1 and R 2 are the same as in FIG. The error amplifier 2, the conventional transistor M 1 ~M 5, the source-drain of the transistor M 5, the transistor M 6 and the source and drain, a gate and a source, a common source of the transistors M 6, and the drain It was connected to the gate and the capacitor C 1 of the transistor M 6 transistors
M 7, further connected at one end to the source of the transistors M 1, M 2, a capacitor C 1 which is connected to the contacts of the drain of the gate and the transistor M 7 of the transistor M 6 is added at the other end. Here, the transistor M 7 is a depletion transistor, at no steady state fluctuation of the power supply voltage, the capacitor C 1, no current flows through the transistor M 7, also,
The drain voltage of the transistor M 7, since approximately equal to the source voltage, the transistor M 6 is turned off, the current consumption of the voltage regulator of Figure 1 is equal to the current consumption of the conventional voltage regulator of FIG. 2 .
第３図のように電源電圧VDDが急峻に上昇すると、コ
ンデンサC1の電荷は保存される為、トランジスタM7のド
レイン電圧VDDは上昇する。その後、トランジスタM7に
よって、定電流でコンデンサC1の電荷が放電されて、ト
ランジスタM7のドレイン電圧は、そのソース電圧とほぼ
等しくなる。When the power supply voltage V DD as in the third diagram steeply rises, the charge of capacitor C 1 is for being stored, the drain voltage V DD of the transistor M 7 rises. Then, the transistor M 7, is the charge of the capacitor C 1 by a constant current discharge, the drain voltage of the transistor M 7 is substantially equal to its source voltage.
この電源電圧が急峻に上昇して、トランジスタM7のド
レイン電圧が下がるまでの間は、トランジスタM6がON
し、その電流I6が流れる。The power supply voltage is steeply increased, until the drain voltage of the transistor M 7 is lowered, the transistor M 6 is turned ON
And, the current I 6 flows.
この時の誤差増幅器２のスルー・レートSRは、（１）
の式と同様に、（２）式で表わされる。The slew rate SR of the error amplifier 2 at this time is (1)
Similarly to the equation (2), it is represented by the equation (2).
SR＝（I5＋I6）/C ・・・（２） （２）式から明らかなように、トランジスタM6の電流
I6の分だけ、スルー・レートが改善されることになる。SR = (I 5 + I 6 ) / C (2) As is clear from the equation (2), the current of the transistor M 6
Min only I 6, so that the slew rate is improved.
すなわち、電源電圧が急峻に上昇し、出力端子４の電
圧が、正規のボルテージ・レギュレーターの出力電圧に
達すると、（I5＋I6）の電流で、素早く出力トランジス
タ３のゲートバイアスを弱め、電源電圧VDDの上昇時の
オーバー・シュートは第４図のようになる。曲線ａとｂ
はそれぞれ第１図と第２図の出力端子４に出力される出
力電圧である。That is, when the power supply voltage rises steeply and the voltage at the output terminal 4 reaches the output voltage of the normal voltage regulator, the gate bias of the output transistor 3 is quickly weakened with a current of (I 5 + I 6 ), The overshoot when the voltage V DD rises is as shown in FIG. Curves a and b
Is an output voltage output to the output terminal 4 in FIGS. 1 and 2, respectively.
尚、第１図では、コンデンサC1を放電する為にデプレ
ッション・トランジスタM7を用いているが、トランジス
タM7のかわりに、拡散抵抗やポリシリコン抵抗を用いて
も、同等の効果があることは明らかである。Note that in the FIG. 1, but using a depletion transistor M 7 to discharge capacitor C 1, which instead of the transistors M 7, even using a diffused resistor or a polysilicon resistor, there is the same effect Is clear.
以上述べたように本発明によれば、電源電圧上昇時
に、誤差増幅器に電流を多く流すことで、低消費電流で
電源電圧上昇時のオーバー・シュートが小さい、ボルテ
ージ・レギュレーターを提供できるという効果がある。As described above, according to the present invention, by supplying a large amount of current to the error amplifier when the power supply voltage rises, it is possible to provide a voltage regulator with low current consumption and small overshoot when the power supply voltage rises. is there.
【図面の簡単な説明】 第１図は本発明の正の出力電圧を持つボルテージ・レギ
ュレーターの回路図、第２図は従来の正の出力電圧を持
つボルテージ・レギュレーターの回路図、第３図は本発
明のボルテージ・レギュレーターの動作を示すタイムチ
ャート、第４図は本発明と従来のボルテージ・レギュレ
ーターの電源投入時の応答を示すタイムチャートであ
る。 １……基準電圧回路 ２……誤差増幅器 ３……出力トランジスタ ４……出力端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a voltage regulator having a positive output voltage of the present invention, FIG. 2 is a circuit diagram of a conventional voltage regulator having a positive output voltage, and FIG. FIG. 4 is a time chart showing the operation of the voltage regulator of the present invention and the conventional voltage regulator when the power is turned on. DESCRIPTION OF SYMBOLS 1 ... Reference voltage circuit 2 ... Error amplifier 3 ... Output transistor 4 ... Output terminal
Claims (1)
れたボルテージ・レギュレーターにおいて、前記誤差増
幅器に流す電流値を、電源電圧上昇時に増大させる手段
を具備することを特徴とするボルテージ・レギュレータ
ー。1. A voltage regulator comprising a CMOS monolithic IC including an error amplifier, comprising: means for increasing a current value flowing through the error amplifier when a power supply voltage rises.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33986790A JP2706721B2 (en) | 1990-11-29 | 1990-11-29 | Voltage regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33986790A JP2706721B2 (en) | 1990-11-29 | 1990-11-29 | Voltage regulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04205115A JPH04205115A (en) | 1992-07-27 |
| JP2706721B2 true JP2706721B2 (en) | 1998-01-28 |
Family
ID=18331575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33986790A Expired - Lifetime JP2706721B2 (en) | 1990-11-29 | 1990-11-29 | Voltage regulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706721B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012022559A (en) * | 2010-07-15 | 2012-02-02 | Ricoh Co Ltd | Semiconductor circuit and constant-voltage circuit using the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4322360B2 (en) * | 1999-07-21 | 2009-08-26 | エルピーダメモリ株式会社 | Voltage stabilization circuit and semiconductor device using the same |
| JP3874247B2 (en) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device |
| JP4744945B2 (en) * | 2004-07-27 | 2011-08-10 | ローム株式会社 | Regulator circuit |
| JP2006331059A (en) * | 2005-05-26 | 2006-12-07 | Ricoh Co Ltd | Voltage regulator |
| KR100780209B1 (en) | 2006-05-26 | 2007-11-27 | 삼성전기주식회사 | Voltage regulating apparatus |
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| JP2021033472A (en) * | 2019-08-20 | 2021-03-01 | ローム株式会社 | Linear power supply |
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1990
- 1990-11-29 JP JP33986790A patent/JP2706721B2/en not_active Expired - Lifetime
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| US8525580B2 (en) | 2010-07-15 | 2013-09-03 | Ricoh Company, Ltd. | Semiconductor circuit and constant voltage regulator employing same |
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| Publication number | Publication date |
|---|---|
| JPH04205115A (en) | 1992-07-27 |
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