JP2704954B2 - ビット拡張装置 - Google Patents
ビット拡張装置Info
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- JP2704954B2 JP2704954B2 JP3150157A JP15015791A JP2704954B2 JP 2704954 B2 JP2704954 B2 JP 2704954B2 JP 3150157 A JP3150157 A JP 3150157A JP 15015791 A JP15015791 A JP 15015791A JP 2704954 B2 JP2704954 B2 JP 2704954B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- address
- memory
- bits
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- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、モノクロ用の文字等の
データをカラー用の表示装置のデータに変換するビット
拡張装置に関する。
データをカラー用の表示装置のデータに変換するビット
拡張装置に関する。
【０００２】
【従来の技術】ＣＲＴコントローラの表示メモリ構成法
には、大きく分けてプレーン型とパックト・ピクセル型
の２種がある。図５はプレーン型の表示メモリ構成を示
す。（ａ）はメモリ・プレーンを示し、第１〜第ｎプレ
ーンより構成される。（ｂ）は１ワードＹビットからな
るデータの格納状態を示す。各ワードのデータは１つの
プレーン内に納まっている。図６はパックト・ピクセル
型の表示メモリ構成を示す。パックト・ピクセル型のメ
モリ構成はＸ番地の１ワードＹビットのデータは第１〜
第ｎプレーンに分散する。このように１ワード内の情報
が１ピクセル（画素）また数ピクセルの情報となる。
には、大きく分けてプレーン型とパックト・ピクセル型
の２種がある。図５はプレーン型の表示メモリ構成を示
す。（ａ）はメモリ・プレーンを示し、第１〜第ｎプレ
ーンより構成される。（ｂ）は１ワードＹビットからな
るデータの格納状態を示す。各ワードのデータは１つの
プレーン内に納まっている。図６はパックト・ピクセル
型の表示メモリ構成を示す。パックト・ピクセル型のメ
モリ構成はＸ番地の１ワードＹビットのデータは第１〜
第ｎプレーンに分散する。このように１ワード内の情報
が１ピクセル（画素）また数ピクセルの情報となる。
【０００３】
【発明が解決しようとする課題】パックト・ピクセル型
の場合、市販されているモノクロのＣＧ（コンピュータ
グラフィック）ＲＯＭを接続すると、文字の形のデータ
を文字の色として取り込むため、文字の形が崩れてしま
う。これを図７，８を用いて説明する。図７はＡという
文字を８×８ドットで表わしたデータを示す。図８はこ
の文字データをパックト・ピクセル型のＲ，Ｇ，Ｂプレ
ーンに取り込んだ状態を示す。
の場合、市販されているモノクロのＣＧ（コンピュータ
グラフィック）ＲＯＭを接続すると、文字の形のデータ
を文字の色として取り込むため、文字の形が崩れてしま
う。これを図７，８を用いて説明する。図７はＡという
文字を８×８ドットで表わしたデータを示す。図８はこ
の文字データをパックト・ピクセル型のＲ，Ｇ，Ｂプレ
ーンに取り込んだ状態を示す。
【０００４】このような不具合を防止するには、パック
ト・ピクセル型ＣＲＴコントローラには専用のＣＧＲＯ
Ｍを持たせる必要がある。また紙に文字を印刷する場合
は、一般にモノクロであるため、市販のモノクロＣＧＲ
ＯＭをそのまま用いる。このように１つの装置におい
て、パックト・ピクセル型ＣＲＴコントローラによって
表示を行い、かつ印刷の機構部を持ち、紙に文字を印刷
する場合には、同じ文字データを印刷用のモノクロＣＧ
ＲＯＭと、表示用のカラーＣＧＲＯＭの２種類を持つと
いうことが必要となる。
ト・ピクセル型ＣＲＴコントローラには専用のＣＧＲＯ
Ｍを持たせる必要がある。また紙に文字を印刷する場合
は、一般にモノクロであるため、市販のモノクロＣＧＲ
ＯＭをそのまま用いる。このように１つの装置におい
て、パックト・ピクセル型ＣＲＴコントローラによって
表示を行い、かつ印刷の機構部を持ち、紙に文字を印刷
する場合には、同じ文字データを印刷用のモノクロＣＧ
ＲＯＭと、表示用のカラーＣＧＲＯＭの２種類を持つと
いうことが必要となる。
【０００５】本発明は、上述の問題に鑑みてなされたも
ので、モノクロ用のデータをカラー用のデータに変換し
データの一元化を図る装置を提供することを目的とす
る。
ので、モノクロ用のデータをカラー用のデータに変換し
データの一元化を図る装置を提供することを目的とす
る。
【０００６】
【０００７】
【課題を解決するための手段】 図１は本発明のビット拡
張装置の原理図である。表示メモリの１ワードのビット
数をｙ、表示色を記憶するメモリのプレーン数をｎ、１
ワードで表現できる表示画面のドット数をｍ＝ｙ／ｎと
し、１ワードのデータをｎ倍に拡張するビット拡張装置
であって、１は１ワードのデータｄy-1 ，・・・，
ｄ1 ，ｄ0 を入力するレシーバ、２はこのレシーバ１の
データを格納するメモリ、３はこのメモリ２のアドレス
を指示するアドレス指示手段、４は、前記メモリのデー
タｄy-1 ，・・・，ｄ1 ，ｄ0 をｎビットづつ区分する
区画を１区画よりｍ区画まで設け、１区画にはｄ0 ，ｄ
m ，・・・，ｄ(n-1)m、２区画にはｄ1 ，ｄm+1 ，・・
・，ｄ(n-1)m+1、同様にしてｍ区画にはｄm-1 ，
ｄ2m-1，・・・，ｄnm-1ビットを入力するようにし、ｄ
y-1 〜ｄ 0 に割り付けたアドレスＡi 〜Ａ0 を不変の上
位アドレスとし、ｎ＝２L としてＬビットの下位可変ア
ドレスＢL-1 〜ＢO を設け、この下位可変アドレスＢ
L-1 〜ＢO の各ビットを順次変化させてｎ通りのアドレ
スＡi 〜Ａ0 ＢL-1 〜ＢO を発生させ、下位可変アドレ
スＢL-1 〜ＢO が表すｋ番目のアドレスに対して各区画
のｋ番目のビットを出力するビット区分手段、５は、前
記各区画から出力されるｋ番目のビットをｄk とすると
ｎ個のｄk ビットに拡張し、ｍ個の全区画からのｍ個の
ビットを同様に拡張して各区画の順に並べたｙ＝ｍｎビ
ットのデータを出力するビット倍増手段である。
張装置の原理図である。表示メモリの１ワードのビット
数をｙ、表示色を記憶するメモリのプレーン数をｎ、１
ワードで表現できる表示画面のドット数をｍ＝ｙ／ｎと
し、１ワードのデータをｎ倍に拡張するビット拡張装置
であって、１は１ワードのデータｄy-1 ，・・・，
ｄ1 ，ｄ0 を入力するレシーバ、２はこのレシーバ１の
データを格納するメモリ、３はこのメモリ２のアドレス
を指示するアドレス指示手段、４は、前記メモリのデー
タｄy-1 ，・・・，ｄ1 ，ｄ0 をｎビットづつ区分する
区画を１区画よりｍ区画まで設け、１区画にはｄ0 ，ｄ
m ，・・・，ｄ(n-1)m、２区画にはｄ1 ，ｄm+1 ，・・
・，ｄ(n-1)m+1、同様にしてｍ区画にはｄm-1 ，
ｄ2m-1，・・・，ｄnm-1ビットを入力するようにし、ｄ
y-1 〜ｄ 0 に割り付けたアドレスＡi 〜Ａ0 を不変の上
位アドレスとし、ｎ＝２L としてＬビットの下位可変ア
ドレスＢL-1 〜ＢO を設け、この下位可変アドレスＢ
L-1 〜ＢO の各ビットを順次変化させてｎ通りのアドレ
スＡi 〜Ａ0 ＢL-1 〜ＢO を発生させ、下位可変アドレ
スＢL-1 〜ＢO が表すｋ番目のアドレスに対して各区画
のｋ番目のビットを出力するビット区分手段、５は、前
記各区画から出力されるｋ番目のビットをｄk とすると
ｎ個のｄk ビットに拡張し、ｍ個の全区画からのｍ個の
ビットを同様に拡張して各区画の順に並べたｙ＝ｍｎビ
ットのデータを出力するビット倍増手段である。
【０００８】
【０００９】
【作用】 レシーバ１より入力したデータｄy-1 〜ｄ0 を
メモリ２に格納し、メモリ２のデータをビット区分手段
４で、１区画にはｄ0 ，ｄm ，・・・，ｄ(n-1)m、２区
画にはｄ1 ，ｄm+1 ，・・・，ｄ(n-1)m+1、同様にｍ区
画にはｄm-1 ，ｄ2m-1，・・・，ｄnm-1ビットを入力
し、下位可変アドレスＢL-1 〜ＢO を順次変化させてｎ
通りのアドレスを作成し、ｋ番目のアドレスに対して各
区画のｋ番目ビットをｄk とし、ビット倍増手段５で、
各区画のｄk をｎ個作成し、これらを区画順に並べたｙ
＝ｍｎビットのデータを出力する。これにより各プレー
トの同一ドット一のデータは全て同じビットとなり、文
字等のモノクロデータを表示することができる。
メモリ２に格納し、メモリ２のデータをビット区分手段
４で、１区画にはｄ0 ，ｄm ，・・・，ｄ(n-1)m、２区
画にはｄ1 ，ｄm+1 ，・・・，ｄ(n-1)m+1、同様にｍ区
画にはｄm-1 ，ｄ2m-1，・・・，ｄnm-1ビットを入力
し、下位可変アドレスＢL-1 〜ＢO を順次変化させてｎ
通りのアドレスを作成し、ｋ番目のアドレスに対して各
区画のｋ番目ビットをｄk とし、ビット倍増手段５で、
各区画のｄk をｎ個作成し、これらを区画順に並べたｙ
＝ｍｎビットのデータを出力する。これにより各プレー
トの同一ドット一のデータは全て同じビットとなり、文
字等のモノクロデータを表示することができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明の第１実施例の構成を示すブロック
図である。第１実施例は表示色を作る元（図６に示すプ
レーンの数）の数をｎ＝４とし、１ワードを８ビットと
し、１ワードで表示できるビット数ｍ＝ｙ／ｎ＝８／４
＝２とする。またｎ＝２L よりＬ＝２である。図２にお
いて、11はレシーバでデータバスより８ビットのデータ
Ｄ0 〜Ｄ7 受け入れる。12は揮発性のメモリで32Ｋ×８
ビットのＳＲＡＭ、13はマルチプレクサでありレシーバ
11より読み出したデータをメモリ12に書き込むとき、お
よびメモリ12よりデータを読み出すとき、アドレスを切
り換えて出力する。14はマルチプレクサで、メモリ12よ
り読み出したデータを切り換えるものである。マルチプ
レクサ14はｍ＝２により２区画より構成され、第１区画
にはｄ0 ，ｄ2 ，ｄ4 ，ｄ6 、第２区画にはｄ1 ，
ｄ3 ，ｄ5 ，ｄ7 を入力する。各区画の４つのデータを
Ａ0 ，Ａ1 の２ビットの組み合せにより４つのアドレス
を作成してこのアドレスに対応したビットを各区画から
出力する。15はドライバーで、マルチプレクサ14の各区
画から出力されるビットをそれぞれ４つのビットに拡張
し、８ビットのデータとしてデータバスに出力する。な
お、図２において、マルチプレクサ14, ドライバ15のＥ
Ｎはイネイブルを示し、レシーバ11のＥＮはリードのと
きティスエイブル、ライトのときイネイブルを表す。ま
た、マルチプレクサ11のＧ，マルチプレクサ14のＧ0 ，
Ｇ1 はマルチプレクサを切り換える信号を入力するピン
を示す。
する。図２は本発明の第１実施例の構成を示すブロック
図である。第１実施例は表示色を作る元（図６に示すプ
レーンの数）の数をｎ＝４とし、１ワードを８ビットと
し、１ワードで表示できるビット数ｍ＝ｙ／ｎ＝８／４
＝２とする。またｎ＝２L よりＬ＝２である。図２にお
いて、11はレシーバでデータバスより８ビットのデータ
Ｄ0 〜Ｄ7 受け入れる。12は揮発性のメモリで32Ｋ×８
ビットのＳＲＡＭ、13はマルチプレクサでありレシーバ
11より読み出したデータをメモリ12に書き込むとき、お
よびメモリ12よりデータを読み出すとき、アドレスを切
り換えて出力する。14はマルチプレクサで、メモリ12よ
り読み出したデータを切り換えるものである。マルチプ
レクサ14はｍ＝２により２区画より構成され、第１区画
にはｄ0 ，ｄ2 ，ｄ4 ，ｄ6 、第２区画にはｄ1 ，
ｄ3 ，ｄ5 ，ｄ7 を入力する。各区画の４つのデータを
Ａ0 ，Ａ1 の２ビットの組み合せにより４つのアドレス
を作成してこのアドレスに対応したビットを各区画から
出力する。15はドライバーで、マルチプレクサ14の各区
画から出力されるビットをそれぞれ４つのビットに拡張
し、８ビットのデータとしてデータバスに出力する。な
お、図２において、マルチプレクサ14, ドライバ15のＥ
Ｎはイネイブルを示し、レシーバ11のＥＮはリードのと
きティスエイブル、ライトのときイネイブルを表す。ま
た、マルチプレクサ11のＧ，マルチプレクサ14のＧ0 ，
Ｇ1 はマルチプレクサを切り換える信号を入力するピン
を示す。
【００１１】次に動作について説明する。メモリ12への
データの書き込み指令が出されるとマルチプレクサ13は
Ｉo のアドレスＡ0 ，Ａ1 ，Ａ2 …，Ａ14を出力し、レ
シーバ11がイネイブルされデータバスに出力されている
データＤ0 〜Ｄ7 をメモリ12に書き込む。このときマル
チプレクサ14とドライバはディスエイブルされている。
次にメモリ12より読み出すときとは、マルチプレクサ13
はＩO 側のＡ2 ，Ａ3 ，…，Ａ15，Ａ16を出力する。ま
たＡ0 ，Ａ1 は後述するマルチプレクサ14の選択に使わ
れる。つまり、アドレスＡ0 ，Ａ14のデータＤ0 〜Ｄ7
をｎ＝４のプレーンに展開するため４倍にする必要があ
るので、アドレスについては下位に２ビットのアドレス
を追加することによりアドレスを４倍にする。
データの書き込み指令が出されるとマルチプレクサ13は
Ｉo のアドレスＡ0 ，Ａ1 ，Ａ2 …，Ａ14を出力し、レ
シーバ11がイネイブルされデータバスに出力されている
データＤ0 〜Ｄ7 をメモリ12に書き込む。このときマル
チプレクサ14とドライバはディスエイブルされている。
次にメモリ12より読み出すときとは、マルチプレクサ13
はＩO 側のＡ2 ，Ａ3 ，…，Ａ15，Ａ16を出力する。ま
たＡ0 ，Ａ1 は後述するマルチプレクサ14の選択に使わ
れる。つまり、アドレスＡ0 ，Ａ14のデータＤ0 〜Ｄ7
をｎ＝４のプレーンに展開するため４倍にする必要があ
るので、アドレスについては下位に２ビットのアドレス
を追加することによりアドレスを４倍にする。
【００１２】メモリ12から読み出されるデータの偶数ビ
ットｄ0 ，ｄ2 ，ｄ4 ，ｄ6 は、マルチプレクサ14の第
１区画の１Ｉ3 ，１Ｉ2 ，１Ｉ1 ，１ＩO にそれぞれ入
力され、奇数ビットｄ1 ，ｄ3 ，ｄ5 ，ｄ7 は第２区画
の２Ｉ3 ，２Ｉ2 ，２Ｉ1 ，２ＩO にそれぞれ入力され
る。次に下位アドレスＡ0 ，Ａ1 の組合せにより０より
３まで４通りのアドレスが変化する。０のときは１ＩO
と２ＩO ，１のときは１Ｉ1 ，２Ｉ1 ，２のときは１Ｉ
2 ，２Ｉ2 ，３のときは１Ｉ3 ，２Ｉ3 を出力する。ド
ライバ15はマルチプレクサ14の各区画から出力される１
ビットづつ合計２ビットのデータをそれぞれ４つのビッ
トに拡大し８ビットデータとしてデータバスに出力す
る。例えば１ＩO と２ＩO が出力されるとドライバ15か
らはＤ7 〜Ｄ0 としてｄ6 ，ｄ6 ，ｄ6 ，ｄ6 ，ｄ7 ，
ｄ7 ，ｄ7 ，ｄ7 の形で出力される。そして図６に示す
第１プレーン〜第４プレーンの第１ドットにｄ7 が、第
１プレーン〜第４プレーンの第２ドットにはｄ6 が表示
される。
ットｄ0 ，ｄ2 ，ｄ4 ，ｄ6 は、マルチプレクサ14の第
１区画の１Ｉ3 ，１Ｉ2 ，１Ｉ1 ，１ＩO にそれぞれ入
力され、奇数ビットｄ1 ，ｄ3 ，ｄ5 ，ｄ7 は第２区画
の２Ｉ3 ，２Ｉ2 ，２Ｉ1 ，２ＩO にそれぞれ入力され
る。次に下位アドレスＡ0 ，Ａ1 の組合せにより０より
３まで４通りのアドレスが変化する。０のときは１ＩO
と２ＩO ，１のときは１Ｉ1 ，２Ｉ1 ，２のときは１Ｉ
2 ，２Ｉ2 ，３のときは１Ｉ3 ，２Ｉ3 を出力する。ド
ライバ15はマルチプレクサ14の各区画から出力される１
ビットづつ合計２ビットのデータをそれぞれ４つのビッ
トに拡大し８ビットデータとしてデータバスに出力す
る。例えば１ＩO と２ＩO が出力されるとドライバ15か
らはＤ7 〜Ｄ0 としてｄ6 ，ｄ6 ，ｄ6 ，ｄ6 ，ｄ7 ，
ｄ7 ，ｄ7 ，ｄ7 の形で出力される。そして図６に示す
第１プレーン〜第４プレーンの第１ドットにｄ7 が、第
１プレーン〜第４プレーンの第２ドットにはｄ6 が表示
される。
【００１３】図３はマルチプレクサ14とドライバ15の動
作を説明する図である。Ａ１やＡ０はＡ1 やＡ0 が０を
表わし、Ａ１，Ａ０はＡ1 やＡ0 が１の場合を示す。Ａ
１・Ａ０のときはマルチプレクサ14の指示は００となり
１ＩO ＝ｄ6 ，２ＩO ＝ｄ7が出力され、それぞれ４倍
されＤ0 〜Ｄ7 としてｄ6 ，ｄ6 ，ｄ6 ，ｄ6 ，ｄ7，
ｄ7 ，ｄ7，ｄ7 が出力されることを示す。
作を説明する図である。Ａ１やＡ０はＡ1 やＡ0 が０を
表わし、Ａ１，Ａ０はＡ1 やＡ0 が１の場合を示す。Ａ
１・Ａ０のときはマルチプレクサ14の指示は００となり
１ＩO ＝ｄ6 ，２ＩO ＝ｄ7が出力され、それぞれ４倍
されＤ0 〜Ｄ7 としてｄ6 ，ｄ6 ，ｄ6 ，ｄ6 ，ｄ7，
ｄ7 ，ｄ7，ｄ7 が出力されることを示す。
【００１４】次に図７に示した文字「Ａ」を本実施例で
表わす場合を説明する。まずアドレスＸのデータのｄ7
＝０がデータバスＤ3 〜Ｄ0 に、ｄ6 ＝０がデータバス
Ｄ7〜Ｄ4 に出力される。次にアドレスを＋１し、ｄ5
＝０がデータバスＤ3 〜Ｄ0に，ｄ4 ＝１がＤ7 〜Ｄ4に
出力される。次にアドレスを＋１し、ｄ3 ＝１がデータ
バスＤ3 〜Ｄ0 に、ｄ2 ＝０がデータバスＤ7 〜Ｄ4 に
出力される。次にアドレスを＋１し、ｄ1 ＝０がデータ
バスＤ3 〜Ｄ0 にｄ0 がデータバスＤ7 〜Ｄ 4 に出力さ
れる。これをアドレスＸ＋１〜＋Ｘ＋７まで繰り返すと
「Ａ」の文字データができる。
表わす場合を説明する。まずアドレスＸのデータのｄ7
＝０がデータバスＤ3 〜Ｄ0 に、ｄ6 ＝０がデータバス
Ｄ7〜Ｄ4 に出力される。次にアドレスを＋１し、ｄ5
＝０がデータバスＤ3 〜Ｄ0に，ｄ4 ＝１がＤ7 〜Ｄ4に
出力される。次にアドレスを＋１し、ｄ3 ＝１がデータ
バスＤ3 〜Ｄ0 に、ｄ2 ＝０がデータバスＤ7 〜Ｄ4 に
出力される。次にアドレスを＋１し、ｄ1 ＝０がデータ
バスＤ3 〜Ｄ0 にｄ0 がデータバスＤ7 〜Ｄ 4 に出力さ
れる。これをアドレスＸ＋１〜＋Ｘ＋７まで繰り返すと
「Ａ」の文字データができる。
【００１５】次に第２実施例を説明する。図４は第２実
施例の構成を示すブロック図である。第２実施例は第１
実施例を一般化したものである。図６に示すプレーン数
をｎとし、１ワードのビット数をＹとし入力データをｄ
y-1 〜ｄ0 とする。また表示メモリにおいて１ワードで
表現できるドット数ｍ＝ｙ／ｎ、ｎ＝２L とする。デー
タｄy-1 〜ｄ0 のアドレスをＡp-L 〜Ａ0 とし、このア
ドレスをｎ倍にするため下位にＡL-1 〜Ａ0 を設けアド
レスＡp-L 〜Ａ0 を上位アドレスＡp 〜ＡLとし、アド
レスＡp 〜Ａ0 でアドレスＡp-L 〜Ａ0 のｎ倍のアドレ
スを表わす。次にマルチプレクサ24では、１からｍまで
ｍ区画を設け各区画にはｎビットが入るようになる。１
区画にはｄ0，ｄm ，…，ｄ(n-1)mビット、２区画には
ｄ1 ，ｄm+1 ，…，ｄ(n-1)m+1ビット、同様にしてｍ区
画にはｄm-1 ，ｄ2m-1，…，ｄnm-1ビットが入るように
する。そして下位アドレスＡL-1〜Ａ0 によりｎ通りの
アドレス０〜ｎ−１までが指定でき０に対しては１
ＩO ，２ＩO ，…，ＭＩO がｋに対しては１Ｉk ，２Ｉ
k ，…，ＭＩk が出力される。
施例の構成を示すブロック図である。第２実施例は第１
実施例を一般化したものである。図６に示すプレーン数
をｎとし、１ワードのビット数をＹとし入力データをｄ
y-1 〜ｄ0 とする。また表示メモリにおいて１ワードで
表現できるドット数ｍ＝ｙ／ｎ、ｎ＝２L とする。デー
タｄy-1 〜ｄ0 のアドレスをＡp-L 〜Ａ0 とし、このア
ドレスをｎ倍にするため下位にＡL-1 〜Ａ0 を設けアド
レスＡp-L 〜Ａ0 を上位アドレスＡp 〜ＡLとし、アド
レスＡp 〜Ａ0 でアドレスＡp-L 〜Ａ0 のｎ倍のアドレ
スを表わす。次にマルチプレクサ24では、１からｍまで
ｍ区画を設け各区画にはｎビットが入るようになる。１
区画にはｄ0，ｄm ，…，ｄ(n-1)mビット、２区画には
ｄ1 ，ｄm+1 ，…，ｄ(n-1)m+1ビット、同様にしてｍ区
画にはｄm-1 ，ｄ2m-1，…，ｄnm-1ビットが入るように
する。そして下位アドレスＡL-1〜Ａ0 によりｎ通りの
アドレス０〜ｎ−１までが指定でき０に対しては１
ＩO ，２ＩO ，…，ＭＩO がｋに対しては１Ｉk ，２Ｉ
k ，…，ＭＩk が出力される。
【００１６】ドライバ25はマルチプレクサ24の各区画か
ら出力される１ビットのデータｄkをｎ個のｄk に倍増
し、各区画の順にこれらのビットを並べてｙビットのデ
ータｄ0 〜ｄy-1 として出力する。動作は第１実施例と
同様に行なわれる。
ら出力される１ビットのデータｄkをｎ個のｄk に倍増
し、各区画の順にこれらのビットを並べてｙビットのデ
ータｄ0 〜ｄy-1 として出力する。動作は第１実施例と
同様に行なわれる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
は、入力した１つのデータを表示色を作る元の色の数ｎ
と同じ数に拡張することに、モノクロ用の文字等のデー
タをカラー用に変換できるので、文字等のデータの一元
管理ができると共にデータを記憶する記憶素子も１組で
済むようになる。
は、入力した１つのデータを表示色を作る元の色の数ｎ
と同じ数に拡張することに、モノクロ用の文字等のデー
タをカラー用に変換できるので、文字等のデータの一元
管理ができると共にデータを記憶する記憶素子も１組で
済むようになる。
【図１】本発明の原理図である。
【図２】本発明の第１実施例の構成を示すブロック図で
ある。
ある。
【図３】ビットを拡張する動作を説明する図である。
【図４】本発明の第２実施例の構成を示すブロック図で
ある。
ある。
【図５】プレーン型表示メモリ構成を示す図である。
【図６】パックト・ピクセル型表示メモリ構成を示す図
である。
である。
【図７】文字Ａのデータを８×８ドットで表示する場合
を示す図である。
を示す図である。
【図８】パックト・ピクセル型でモノクロデータを読ん
だ場合の説明図である。
だ場合の説明図である。
11，21 レシーバ 12，22 メモリ 13，23，14，24 マルチプレクサ 15，25 ドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/00 ５２０ Ｇ０９Ｇ 5/02 Ｚ ５５０ Ｇ０６Ｆ 15/72 ３１０ 5/02 15/66 ３１０
Claims (1)
- 【請求項１】 表示メモリの１ワードのビット数をｙ、
表示色を記憶するメモリのプレーン数をｎ、１ワードで
表現できる表示画面のドット数をｍ＝ｙ／ｎとし、１ワ
ードのデータをｎ倍に拡張するビット拡張装置におい
て、 １ワードのデータｄ y-1 ，・・・，ｄ 1 ，ｄ 0 を入力す
る入力手段と、 前記入力手段のデータを格納するメモリと、 前記メモリのアドレスを指示するアドレス指示手段と、 前記メモリのデータｄ y-1 ，・・・，ｄ 1 ，ｄ 0 をｎビ
ットづつ区分する区画を１区画よりｍ区画まで設け、１
区画にはｄ 0 ，ｄ m ，・・・，ｄ (n-1)m 、２区画にはｄ
1 ，ｄ m+1 ，・・・，ｄ (n-1)m+1 、同様にしてｍ区画に
はｄ m-1 ，ｄ 2m-1 ，・・・，ｄ nm-1 ビットを入力するよ
うにし、ｄ y-1 〜ｄ 0 に割り付けたアドレスＡ i 〜Ａ 0
を不変の上位アドレスとし、ｎ＝２ L としてＬビットの
下位可変アドレスＢ L-1 〜Ｂ O を設け、この下位可変ア
ドレスＢ L-1 〜Ｂ O の各ビットを順次変化させてｎ通り
のアドレスＡ i 〜Ａ 0 Ｂ L-1 〜Ｂ O を発生させ、下位可
変アドレスＢ L-1 〜Ｂ O が表すｋ番目のアドレスに対し
て各区画のｋ番目のビットを出力するビット区分手段
と、 前記各区画から出力されるｋ番目のビットをｄ k とする
とｎ個のｄ k ビットに拡張し、ｍ個の全区画からのｍ個
のビットを同様に拡張して各区画の順に並べたｙ＝ｍｎ
ビットのデータを出力するビット倍増手段とを備えたこ
とを特徴とするビット拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150157A JP2704954B2 (ja) | 1991-06-21 | 1991-06-21 | ビット拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150157A JP2704954B2 (ja) | 1991-06-21 | 1991-06-21 | ビット拡張装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540830A JPH0540830A (ja) | 1993-02-19 |
| JP2704954B2 true JP2704954B2 (ja) | 1998-01-26 |
Family
ID=15490753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150157A Expired - Lifetime JP2704954B2 (ja) | 1991-06-21 | 1991-06-21 | ビット拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704954B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835719B2 (ja) * | 1986-07-14 | 1998-12-14 | 株式会社日立製作所 | 画像処理装置 |
-
1991
- 1991-06-21 JP JP3150157A patent/JP2704954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0540830A (ja) | 1993-02-19 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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