【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関し、特にダイナミックラ
ンダムアクセスメモリ（DRAM）の埋め込み型容量電極に
関するものである。
従来の技術
第３図に従来のDRAMの構造を示す。第３図に基づき従
来例について説明する。
半導体基板１上に形成された分離域11に囲まれた部分
の溝部20の側面に、蓄積容量の一方の電極となる拡散層
が形成され、この層12上に蓄積容量の誘電体層17さらに
その上に蓄積容量の他方の固定電位に接続されたプレー
ト電極14が形成されている。拡散層12に蓄えられた信号
電荷は読み出しゲート13を有するＭＳトランジスタ部
18を介して、コンタクト形成部16を通じて、ビット線10
に読み出される。15はポリシリコンよりなるプレート電
極14の表面に形成された高濃度不純物層であり、２は絶
縁膜である。
この構造において、拡散層12とプレート電極14間の結
合容量により、プレート電極14の電位も変動することに
なる。プレート電極14は隣接するメモリセルにも接続さ
れており、このプレート電極14の電位が変動すれば、隣
接するメモリセルの蓄積電荷量にも影響を与えるとい
う、プレート電極を介したセル間干渉の問題が発生す
る。また、信号電荷の読み出しの際、プレート電極14の
電位が一定値に落ちつくまでは、ビット線10の電位は確
定せず、その結果DRAM全体のアクセス時間の低下を招く
ことになる。以上の欠点を除くために従来は、プレート
電極14の上部に、イオン注入等により高濃度の不純物層
15を形成したりプレート電極１全体を高濃度の不純物を
含む層で形成することによりプレート電極14の抵抗を下
げこれにより、電位変動を少くするということが行なわ
れている。
プレート電極14全体を高濃度の不純物を含む層で形成
しようとする場合、誘電体層17への不純物の汚染が問題
である。他方、プレート電極14の表面層にのみ不純物層
を形成する場合、溝20の深さが深くなるにつれ、プレー
ト電極14の低抵抗化の効果が薄れるという問題点があ
る。
発明が解決しようとする問題点
上に示したように、従来の方法では、容量部の溝深さ
が深くなった場合、誘電体層17を不純物に汚染されない
ようにして、プレート電極14の低抵抗化を計ることがで
きないという問題点がある。
問題点を解決するための手段
本発明は、上記問題点を解決するために、蓄積容量の
固定電極が少なくとも半導体層と、その上部に形成され
た低抵抗層とからなる２層構造を有し、前記半導体層が
蓄積容量の誘電体層と接触され、前記固定電極が溝構造
内部に形成されたことを特徴とするものである。
作用
本発明は、蓄積容量の固定電極を少なくとも２層構造
とし、前記固定電極が溝構造内部に形成されたものであ
るため、電極の低抵抗化を実現し同時に、不純物汚染を
起させないものである。
実 施 例
本発明の一実施例装置の断面図を第１図に示し、第３
図と同一のものには同一番号を付している。この場合の
製造方法について説明する。シリコン基板１に掘られた
溝部20の側面に、蓄積容量の一方の電極となる拡散層12
を形成しさらにその上にSiO2等の誘電体層17を形成した
上に、他方の電極となるポリシリコン層30を溝部20に埋
めこみ完全に溝部が埋ってしまう前に、ポリシリコン層
に高濃度のイオン注入を行い低抵抗層31を形成する。こ
のようにして、埋め込みポリシリコン電極となる層30中
に、深さ方向に沿って、低抵抗層31を形成したあと再び
ポリシリコン層32の埋め込み形式を行って蓄積容量の固
定電極を形成する。次に読み出しＭＳトランジスタ部
18及コンタクト部16,ビット線10を形成する。
本実施例は上記の方法により固定電極をポリシリコン
層30,低抵抗層31,ポリシリコン層32の３層構造を実現し
たものである。第２図はこの途中の様子を示すもので、
溝部20の誘電体層17上にポリシリコン層30を埋込み形成
し、層30が溝部20を埋める前に層30の表面に低抵抗層31
を形成する。したがって、層31は誘電体層17に達するこ
となく容易に形成可能となり、かつ固定電極としては低
抵抗化が可能となる。
発明の効果
以上のように、本発明によれば、蓄積容量の固定電極
を少なくとも半導体層と、その上部に形成された低抵抗
層とからなる２層構造とし、前記半導体層が蓄積容量の
誘電体層と接触され、前記固定電極が溝構造内部に形成
されたものであるため、容量電極全体としての低抵抗化
を誘電体層への不純物汚染をおこさせることなく可能と
することができる。これによって、固定電極を介したセ
ル間干渉の問題を防ぐことができる、という格別の効果
を発揮する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a buried capacitance electrode of a dynamic random access memory (DRAM). FIG. 3 shows a structure of a conventional DRAM. A conventional example will be described with reference to FIG. A diffusion layer serving as one electrode of the storage capacitor is formed on the side surface of the trench 20 at a portion surrounded by the isolation region 11 formed on the semiconductor substrate 1. The dielectric layer 17 of the storage capacitor is formed on this layer 12. A plate electrode 14 connected to the other fixed potential of the storage capacitor is formed thereon. The signal charge stored in the diffusion layer 12 is stored in an MS transistor section having a read gate 13.
The bit line 10 through the contact formation portion 16 through 18
Is read out. Reference numeral 15 denotes a high-concentration impurity layer formed on the surface of the plate electrode 14 made of polysilicon, and reference numeral 2 denotes an insulating film. In this structure, the potential of the plate electrode 14 also fluctuates due to the coupling capacitance between the diffusion layer 12 and the plate electrode 14. The plate electrode 14 is also connected to an adjacent memory cell, and if the potential of the plate electrode 14 fluctuates, the amount of charge stored in the adjacent memory cell is also affected. Problems arise. Further, at the time of reading the signal charge, the potential of the bit line 10 is not determined until the potential of the plate electrode 14 falls to a constant value, and as a result, the access time of the entire DRAM is reduced. Conventionally, in order to eliminate the above disadvantages, a high concentration impurity layer was formed on the plate electrode 14 by ion implantation or the like.
It has been practiced to reduce the resistance of the plate electrode 14 by forming the electrode 15 or forming the entire plate electrode 1 with a layer containing a high concentration of impurities, thereby reducing the potential fluctuation. When the entire plate electrode 14 is to be formed of a layer containing a high concentration of impurities, contamination of the dielectric layer 17 with impurities is a problem. On the other hand, when the impurity layer is formed only on the surface layer of the plate electrode 14, there is a problem that the effect of reducing the resistance of the plate electrode 14 decreases as the depth of the groove 20 increases. 2. Problems to be Solved by the Invention As described above, in the conventional method, when the groove depth of the capacitance portion is increased, the dielectric layer 17 is prevented from being contaminated by impurities, and the lowering of the plate electrode 14 is prevented. There is a problem that resistance cannot be measured. Means for Solving the Problems In order to solve the above problems, the present invention has a two-layer structure in which a fixed electrode of a storage capacitor includes at least a semiconductor layer and a low resistance layer formed thereon. The semiconductor layer is in contact with a dielectric layer of a storage capacitor, and the fixed electrode is formed inside a groove structure. The present invention has a structure in which the fixed electrode of the storage capacitor has at least a two-layer structure, and the fixed electrode is formed inside the groove structure. is there. FIG. 1 is a cross-sectional view of an apparatus according to an embodiment of the present invention.
The same components as those in the drawings are denoted by the same reference numerals. The manufacturing method in this case will be described. A diffusion layer 12 serving as one electrode of a storage capacitor is provided on the side surface of the groove 20 dug in the silicon substrate 1.
A dielectric layer 17 of SiO 2 or the like is formed thereon, and a polysilicon layer 30 serving as the other electrode is buried in the groove 20. The low resistance layer 31 is formed by performing ion implantation at a concentration. In this way, the low resistance layer 31 is formed along the depth direction in the layer 30 to be the buried polysilicon electrode, and then the polysilicon layer 32 is buried again to form the fixed electrode of the storage capacitor. . Next, the readout MS transistor section
18 and the contact portion 16 and the bit line 10 are formed. In this embodiment, the fixed electrode has a three-layer structure of the polysilicon layer 30, the low resistance layer 31, and the polysilicon layer 32 by the above-described method. Fig. 2 shows the situation on the way.
A polysilicon layer 30 is buried and formed on the dielectric layer 17 in the groove 20, and a low-resistance layer 31 is formed on the surface of the layer 30 before the layer 30 fills the groove 20.
To form Therefore, the layer 31 can be easily formed without reaching the dielectric layer 17, and the resistance of the fixed electrode can be reduced. As described above, according to the present invention, according to the present invention, the fixed electrode of the storage capacitor has a two-layer structure including at least a semiconductor layer and a low-resistance layer formed on the semiconductor layer. Since the fixed electrode is formed inside the groove structure in contact with the body layer, the resistance of the entire capacitor electrode can be reduced without causing impurity contamination to the dielectric layer. Thereby, a special effect that the problem of inter-cell interference via the fixed electrode can be prevented is exhibited.
【図面の簡単な説明】
第１図は本発明の一実施例におけるDRAMの要部断面図、
第２図は同DRAMの製造方法を説明する断面図、第３図は
従来のDRAMの断面図である。
１……シリコン基板、11……分離部、12……拡散層、17
……誘電体層、20……溝部、30,32……ポリシリコン
層、31……低抵抗層。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view of a principal part of a DRAM according to an embodiment of the present invention,
FIG. 2 is a sectional view for explaining a method of manufacturing the DRAM, and FIG. 3 is a sectional view of a conventional DRAM. 1 ... silicon substrate, 11 ... separation part, 12 ... diffusion layer, 17
... dielectric layer, 20 ... groove, 30, 32 ... polysilicon layer, 31 ... low resistance layer.