JP2687491B2 - 電子写真感光体の製造方法 - Google Patents
電子写真感光体の製造方法Info
- Publication number
- JP2687491B2 JP2687491B2 JP63258511A JP25851188A JP2687491B2 JP 2687491 B2 JP2687491 B2 JP 2687491B2 JP 63258511 A JP63258511 A JP 63258511A JP 25851188 A JP25851188 A JP 25851188A JP 2687491 B2 JP2687491 B2 JP 2687491B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- level
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号発生回路に関し、特に半導体メモリデバ
イス駆動用の信号発生回路に関する。
イス駆動用の信号発生回路に関する。
従来の信号発生回路は第３図に示すように、第１の信
号φ及び第１の信号φと相補の第２の信号とを入力す
る遅延回路１と、遅延回路１の出力端にドレインを接続
し電源VCCにゲートを接続する第１のトランジスタQ
5と、第１のトランジスタQ5のソースにゲートを接続し
第１の信号φをドレンイに入力する第２のトランジスタ
Q6と、第２のトランジスタQ6のソース及び遅延回路の出
力端のそれぞれを入力端に接続する出力回路２を有して
構成される。
号φ及び第１の信号φと相補の第２の信号とを入力す
る遅延回路１と、遅延回路１の出力端にドレインを接続
し電源VCCにゲートを接続する第１のトランジスタQ
5と、第１のトランジスタQ5のソースにゲートを接続し
第１の信号φをドレンイに入力する第２のトランジスタ
Q6と、第２のトランジスタQ6のソース及び遅延回路の出
力端のそれぞれを入力端に接続する出力回路２を有して
構成される。
第４図（ａ），（ｂ）は、第３図の信号発生回路の回
路動作を説明するための波形図であり、第４図（ａ）は
正常状態の動作における回路動作を示す波形図、第４図
（ｂ）はノイズによる電源電圧変動によりオーバープリ
チャージとなった場合の回路動作を示す波形図である。
ここで、通常の電源電圧VCCを5V、オーバープリチャー
ジ時の電源電圧を7Vと仮定した。
路動作を説明するための波形図であり、第４図（ａ）は
正常状態の動作における回路動作を示す波形図、第４図
（ｂ）はノイズによる電源電圧変動によりオーバープリ
チャージとなった場合の回路動作を示す波形図である。
ここで、通常の電源電圧VCCを5V、オーバープリチャー
ジ時の電源電圧を7Vと仮定した。
プリチャージ時において、第２の信号は高レベル、
第１の信号φは低レベルであるから、節点N1,N4は低レ
ベル、節点N2,N3は高レベルとなる。第２の信号が立
ち下がり、第１の信号φが立ち上がると、セルフブート
効果により節点N3が持ち上げられ、節点N4のレベルが立
ち上がる。それと同時に、ゲートに第１の信号φを入力
するトランジスタQ1が導通するため、節点N1のレベルが
立ち上がり、トランジスタQ4が導通する。これにより、
節点N2およびN3のレベルが引き落とされる。この節点N2
とN3のレベルの引き落としは、セルフブート効果による
節点N3のレベルの上昇および節点N4のレベルの立ち上が
りに対し、時間的遅延がとられているため、節点N2のレ
ベルが引き落とされ、トランジスタQ8,Q10が非導通とな
る前に、節点N4のレベルは立ち上がっており、トランジ
スタQ7,Q9は導通している。節点N2のレベルが引き落と
されトランジスQ8が非導通となると、トランジスタQ7と
Q8のトランジスタサイズ比により低レベルに抑えられて
いた節点N5のレベルが上昇し、コンデンサＣによるブー
ト効果により節点N4のレベルが持ち上げられ、電源VCC
のレベル以上まで上昇する。その結果、電源VCCレベル
の出力信号φ０が出力される。電源VCCレベルの変動に
よりプリチャージ時に、より高レベル（通常の電源VCC
レベル以上）がプリチャージされると、第４図（ｂ）の
波形図に示すように、動作のシーケンスは第４図（ａ）
に示す正常なプリチャージレベルの場合と同じではある
が、オーバープリチャージ状態となった節点N2の引き落
としが遅れ、節点N4のブート効果が減少することによ
り、さらに出力信号φ０の立ち上がりが遅れるという欠
点がある。
第１の信号φは低レベルであるから、節点N1,N4は低レ
ベル、節点N2,N3は高レベルとなる。第２の信号が立
ち下がり、第１の信号φが立ち上がると、セルフブート
効果により節点N3が持ち上げられ、節点N4のレベルが立
ち上がる。それと同時に、ゲートに第１の信号φを入力
するトランジスタQ1が導通するため、節点N1のレベルが
立ち上がり、トランジスタQ4が導通する。これにより、
節点N2およびN3のレベルが引き落とされる。この節点N2
とN3のレベルの引き落としは、セルフブート効果による
節点N3のレベルの上昇および節点N4のレベルの立ち上が
りに対し、時間的遅延がとられているため、節点N2のレ
ベルが引き落とされ、トランジスタQ8,Q10が非導通とな
る前に、節点N4のレベルは立ち上がっており、トランジ
スタQ7,Q9は導通している。節点N2のレベルが引き落と
されトランジスQ8が非導通となると、トランジスタQ7と
Q8のトランジスタサイズ比により低レベルに抑えられて
いた節点N5のレベルが上昇し、コンデンサＣによるブー
ト効果により節点N4のレベルが持ち上げられ、電源VCC
のレベル以上まで上昇する。その結果、電源VCCレベル
の出力信号φ０が出力される。電源VCCレベルの変動に
よりプリチャージ時に、より高レベル（通常の電源VCC
レベル以上）がプリチャージされると、第４図（ｂ）の
波形図に示すように、動作のシーケンスは第４図（ａ）
に示す正常なプリチャージレベルの場合と同じではある
が、オーバープリチャージ状態となった節点N2の引き落
としが遅れ、節点N4のブート効果が減少することによ
り、さらに出力信号φ０の立ち上がりが遅れるという欠
点がある。
上述した従来の信号発生回路は、ノイズによる電源電
圧変動によるオーバープリチャージにより、オーバープ
リチャージとなった節点のレベルが引き落とされ難くな
るため、その節点レベルの引き落としによるブート効果
にも遅れが生じ、出力信号の立ち上がりがなまるという
欠点がある。このような信号発生回路１段の遅れは小さ
なものであるが、通常、このような信号発生回路は複数
段により構成されているため、前段の出力信号の遅れが
その出力信号を入力信号とする次段の信号発生回路動作
の遅延を招き、その結果信号発生回路複数段から成る回
路全体において大きな遅れが生じるという欠点がある。
圧変動によるオーバープリチャージにより、オーバープ
リチャージとなった節点のレベルが引き落とされ難くな
るため、その節点レベルの引き落としによるブート効果
にも遅れが生じ、出力信号の立ち上がりがなまるという
欠点がある。このような信号発生回路１段の遅れは小さ
なものであるが、通常、このような信号発生回路は複数
段により構成されているため、前段の出力信号の遅れが
その出力信号を入力信号とする次段の信号発生回路動作
の遅延を招き、その結果信号発生回路複数段から成る回
路全体において大きな遅れが生じるという欠点がある。
本発明の目的は、回路動作の遅延を短縮して半導体装
置の動作速度を向上させる信号発生回路を提供すること
にある。
置の動作速度を向上させる信号発生回路を提供すること
にある。
本発明の信号発生回路は、第１の信号およびこの信号
と相補の第２の信号を入力する遅延回路と、この遅延回
路の出力端にドレインを接続し電源にゲートを接続する
第１のトランジスタと、この第１のトランジスタのソー
スにゲートを接続し前記第１の信号をドレインに入力す
る第２のトランジスタと、この第２のトランジスタのソ
ースおよび前記遅延回路の出力端のそれぞれを対応する
入力端に接続する出力回路とを有する信号発生回路にお
いて、 前記遅延回路の出力レベルが電源レベルよりも高いレ
ベルになったときに前記出力レベルを電源レベルまで引
き下げておき接地レベルへの遷移を速くすることによっ
て出力回路の出力レベルが接地レベルから電源レベルへ
立ち上がる時間を短くする手段として、前記遅延回路の
出力端と電源との間に第３のトランジスタを接続し、こ
のトランジスタのゲートに第４のトランジスタを介して
前記第２の信号を入力するとともに前記第４のトランジ
スタのゲートを電源に接続することを特徴とする。
と相補の第２の信号を入力する遅延回路と、この遅延回
路の出力端にドレインを接続し電源にゲートを接続する
第１のトランジスタと、この第１のトランジスタのソー
スにゲートを接続し前記第１の信号をドレインに入力す
る第２のトランジスタと、この第２のトランジスタのソ
ースおよび前記遅延回路の出力端のそれぞれを対応する
入力端に接続する出力回路とを有する信号発生回路にお
いて、 前記遅延回路の出力レベルが電源レベルよりも高いレ
ベルになったときに前記出力レベルを電源レベルまで引
き下げておき接地レベルへの遷移を速くすることによっ
て出力回路の出力レベルが接地レベルから電源レベルへ
立ち上がる時間を短くする手段として、前記遅延回路の
出力端と電源との間に第３のトランジスタを接続し、こ
のトランジスタのゲートに第４のトランジスタを介して
前記第２の信号を入力するとともに前記第４のトランジ
スタのゲートを電源に接続することを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための等価回路
図、第２図（ａ），（ｂ）は第１図の実施例の回路動作
を説明するための波形図である。
図、第２図（ａ），（ｂ）は第１図の実施例の回路動作
を説明するための波形図である。
第１図に示すように、第１の信号φをゲートに入力す
るトランジスタQ1及び第１の信号φと相補の第２の信号
をゲートに入力するトランジスタQ2を電源VCCと接地
間に直列接続し、トランジスタQ1とトランジスタQ2の接
続点を節点N1とする。次に、第２の信号をゲートに入
力するトランジスタQ3及び節点N1にゲートを接続するト
ランジスタQ4を電源VCCと接地間に直列接続し、トラン
ジスタQ3とトランジスタQ4の接続点を節点N2とする。ト
ランジスタQ1〜Q4で構成される遅延回路１の出力端N2に
ドレインを接続し電源VCCにゲートを接続した第１のト
ランジスタQ5のソースに、第１の信号φをドレインに入
力する第２のトランジスタQ6のゲートを接続して節点N3
とする。次に、電源VCCと接地間に直並列接続されたト
ランジスタQ7,Q8,Q9,Q10及びトランジスタQ7のゲートと
トランジスタQ7,Q8の接続点に接続されたコンデンサＣ
からなる出力回路２のトランジスタQ7,Q9のゲートに第
２のトランジスタのソースを接続して節点N4とし、トラ
ンジスタQ8,Q10のゲートに節点２を接続する。次に、電
源VCCにゲートを接続し第２の信号をドレインに入力
する第３のトランジスタQ11と、第３のトランジスタQ11
のソースにゲートを接続し節点N6とする第４のトランジ
スタQ12のドレインを電源VCCに接続しソースを節点N2に
接続して信号発生回路が構成される。
るトランジスタQ1及び第１の信号φと相補の第２の信号
をゲートに入力するトランジスタQ2を電源VCCと接地
間に直列接続し、トランジスタQ1とトランジスタQ2の接
続点を節点N1とする。次に、第２の信号をゲートに入
力するトランジスタQ3及び節点N1にゲートを接続するト
ランジスタQ4を電源VCCと接地間に直列接続し、トラン
ジスタQ3とトランジスタQ4の接続点を節点N2とする。ト
ランジスタQ1〜Q4で構成される遅延回路１の出力端N2に
ドレインを接続し電源VCCにゲートを接続した第１のト
ランジスタQ5のソースに、第１の信号φをドレインに入
力する第２のトランジスタQ6のゲートを接続して節点N3
とする。次に、電源VCCと接地間に直並列接続されたト
ランジスタQ7,Q8,Q9,Q10及びトランジスタQ7のゲートと
トランジスタQ7,Q8の接続点に接続されたコンデンサＣ
からなる出力回路２のトランジスタQ7,Q9のゲートに第
２のトランジスタのソースを接続して節点N4とし、トラ
ンジスタQ8,Q10のゲートに節点２を接続する。次に、電
源VCCにゲートを接続し第２の信号をドレインに入力
する第３のトランジスタQ11と、第３のトランジスタQ11
のソースにゲートを接続し節点N6とする第４のトランジ
スタQ12のドレインを電源VCCに接続しソースを節点N2に
接続して信号発生回路が構成される。
第２図（ａ）に示すように、正常動作状態では従来例
と同様の波形を示すが、第２図（ｂ）に示すように、プ
リチャージ時に電源電圧変動が生じ、電源VCCおよび第
２の信号のレベルがより高レベルになると節点N2,N3,
N6はオーバープリチャージレベルとなる。その後、電源
VCCのレベルが正常レベルの状態に下がるごとにより、
トランジスタQ12が導通し、節点N2のオーバープリチャ
ージレベルを電源側に引きぬく。引きぬかれたことによ
り、節点N2の引き落としは、正常な電源電圧の状態の引
き落としと同等の時間で成され、節点N4におけるブート
効果によるレベルの持ち上げ時のなまりを妨げる。これ
により、出力信号φ０の立ち上がりのなまりを防ぎ、正
常な電源電圧で動作させた場合と同等の出力信号の立ち
上がりを可能にする。
と同様の波形を示すが、第２図（ｂ）に示すように、プ
リチャージ時に電源電圧変動が生じ、電源VCCおよび第
２の信号のレベルがより高レベルになると節点N2,N3,
N6はオーバープリチャージレベルとなる。その後、電源
VCCのレベルが正常レベルの状態に下がるごとにより、
トランジスタQ12が導通し、節点N2のオーバープリチャ
ージレベルを電源側に引きぬく。引きぬかれたことによ
り、節点N2の引き落としは、正常な電源電圧の状態の引
き落としと同等の時間で成され、節点N4におけるブート
効果によるレベルの持ち上げ時のなまりを妨げる。これ
により、出力信号φ０の立ち上がりのなまりを防ぎ、正
常な電源電圧で動作させた場合と同等の出力信号の立ち
上がりを可能にする。
以上説明したように本発明は、ノイズによる電源電圧
変動によりオーバープリチャージ状態となった、遅延回
路出力端に接続される第１のトランジスタの入力レベル
を引きぬくための回路を従来の信号発生回路に付加する
ことにより、出力信号の出力のために引き落とされるべ
き出力回路の入力レベルの引き落としの遅れをなくして
出力信号の立ち上がりのなまりを防ぐという効果があ
る。
変動によりオーバープリチャージ状態となった、遅延回
路出力端に接続される第１のトランジスタの入力レベル
を引きぬくための回路を従来の信号発生回路に付加する
ことにより、出力信号の出力のために引き落とされるべ
き出力回路の入力レベルの引き落としの遅れをなくして
出力信号の立ち上がりのなまりを防ぐという効果があ
る。
その結果、このような信号発生回路が複数段からなる
回路全体の遅延を防ぎ、ひいては、安定で高速な半導体
装置を提供できるという利点がある。
回路全体の遅延を防ぎ、ひいては、安定で高速な半導体
装置を提供できるという利点がある。
第１図は本発明の一実施例を説明するための等価回路
図、第２図（ａ），（ｂ）は第１図の実施例の回路動作
を説明するための波形図、第３図は従来の信号発生回路
を説明するための等価回路図、第４図（ａ），（ｂ）は
第３図の信号発生回路の回路動作を説明するための波形
図である。 １……遅延回路、２……出力回路、Ｃ……コンデンサ、
Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12……トランジ
スタ、VCC……電源、VT……トランジスタのしきい電
圧、φ……第１の信号、……第２の信号、φ０……出
力信号。
図、第２図（ａ），（ｂ）は第１図の実施例の回路動作
を説明するための波形図、第３図は従来の信号発生回路
を説明するための等価回路図、第４図（ａ），（ｂ）は
第３図の信号発生回路の回路動作を説明するための波形
図である。 １……遅延回路、２……出力回路、Ｃ……コンデンサ、
Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12……トランジ
スタ、VCC……電源、VT……トランジスタのしきい電
圧、φ……第１の信号、……第２の信号、φ０……出
力信号。
Claims (1)
- 【請求項１】第１の信号およびこの信号と相補の第２の
信号を入力する遅延回路と、この遅延回路の出力端にド
レインを接続し電源にゲートを接続する第１のトランジ
スタと、この第１のトランジスタのソースにゲートを接
続し前記第１の信号をドレインに入力する第２のトラン
ジスタと、この第２のトランジスタのソースおよび前記
遅延回路の出力端のそれぞれを対応する入力端に接続す
る出力回路とを有する信号発生回路において、 前記遅延回路の出力レベルが電源レベルよりも高いレベ
ルになったときに前記出力レベルを電源レベルまで引き
下げておき接地レベルへの遷移を速くすることによって
出力回路の出力レベルが接地レベルから電源レベルへ立
ち上がる時間を短くする手段として、前記遅延回路の出
力端と電源との間に第３のトランジスタを接続し、この
トランジスタのゲートに第４のトランジスタを介して前
記第２の信号を入力するとともに前記第４のトランジス
タのゲートを電源に接続することを特徴とする信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258511A JP2687491B2 (ja) | 1988-10-14 | 1988-10-14 | 電子写真感光体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258511A JP2687491B2 (ja) | 1988-10-14 | 1988-10-14 | 電子写真感光体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105718A JPH02105718A (ja) | 1990-04-18 |
| JP2687491B2 true JP2687491B2 (ja) | 1997-12-08 |
Family
ID=17321227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258511A Expired - Lifetime JP2687491B2 (ja) | 1988-10-14 | 1988-10-14 | 電子写真感光体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687491B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771158B2 (ja) * | 1986-09-09 | 1998-07-02 | 日本電気株式会社 | クロックジェネレータ |
-
1988
- 1988-10-14 JP JP63258511A patent/JP2687491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105718A (ja) | 1990-04-18 |
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