JP2687159B2 - Reset pulse generation circuit at power-on - Google Patents
Reset pulse generation circuit at power-onInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電源電圧の投入後にロジック回路を初期設
定するためのリセットパルスを生成するための電源投入
時のリセットパルス生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset pulse generation circuit for generating a reset pulse for initializing a logic circuit after power-on.
（従来の技術） 従来のロジック回路では、電源電圧の投入時に回路動
作が不安定になり、正確な動作を確保する上で、電源電
圧の投入時に合わせて初期設定を行い、動作の安定化を
図る必要があった。そのため、ロジック回路内にロジッ
ク機能を持たせて、リセット端子を準備し、リセットパ
ルス生成回路からのリセットパルスを入力してリセット
を行っていた。(Prior Art) In the conventional logic circuit, the circuit operation becomes unstable when the power supply voltage is turned on, and in order to ensure accurate operation, the initial setting is performed at the time when the power supply voltage is turned on to stabilize the operation. I had to plan. Therefore, the logic circuit is provided with a logic function, a reset terminal is prepared, and a reset pulse is input from the reset pulse generation circuit to perform reset.
（発明が解決しようとする課題） しかし、ロジック回路内でリセットパルス生成回路を
構成するには、多くの素子を必要とするため、コスト的
に不利であった。(Problems to be Solved by the Invention) However, a number of elements are required to configure the reset pulse generation circuit in the logic circuit, which is disadvantageous in cost.
本発明は、電源投入時にリセットパルスを確実に生成
する電源投入時のリセットパルス生成回路を提供するこ
とを目的とする。It is an object of the present invention to provide a reset pulse generation circuit when the power is turned on, which reliably generates a reset pulse when the power is turned on.
（課題を解決するための手段） 本発明は上記目的を達成するため、電源電圧印加端子
に接続された定電流源と、一端を接地し他端に前記定電
流源から電流が供給される容量とからなる充電時定数回
路と、前記電源電圧印加端子と接地点との間を分圧し第
１の基準バイアスで圧と第２の基準バイアス電圧とを発
生させる分圧手段と、前記充電時定数回路の出力にベー
スを接続した第１のPNPトランジスタのエミッタと、前
記第１の基準バイアス電圧の電位点にベースを接続した
第２のPNPトランジスタのエミッタとを共通接続した回
路を有し、前記充電時定数回路の出力電圧が前記第１の
基準バイアス電圧を超えた場合に出力レベルを切り替え
る第１の差動形比較器と、前記充電時定数回路の出力に
ベースを接続した第３のPNPトランジスタのエミッタ
と、前記第２の基準バイアス電圧の電位点にベースを接
続した第４のPNPトランジスタのエミッタとを共通接続
した回路を有し、前記充電時定数回路の出力電圧が前記
第２の基準バイアス電圧を超えた場合に出力レベルを切
り替える第２の差動形比較器と、前記第１の差動形比較
器の出力と前記第２の差動形比較器の出力とを合成して
前記第1,第２の基準バイアス電圧のレベルに応じた時間
幅のパルスを生成する合成回路と、で構成される。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a constant current source connected to a power supply voltage applying terminal, and a capacitor to which one end is grounded and the other end is supplied with current from the constant current source. A charging time constant circuit, a voltage dividing means for dividing a voltage between the power supply voltage applying terminal and a ground point to generate a pressure and a second reference bias voltage with a first reference bias, and the charging time constant. A circuit in which an emitter of a first PNP transistor whose base is connected to an output of the circuit and an emitter of a second PNP transistor whose base is connected to a potential point of the first reference bias voltage are commonly connected; A first differential comparator that switches the output level when the output voltage of the charging time constant circuit exceeds the first reference bias voltage, and a third PNP having a base connected to the output of the charging time constant circuit. Emitting a transistor And a circuit in which an emitter of a fourth PNP transistor whose base is connected to the potential point of the second reference bias voltage is commonly connected, and the output voltage of the charging time constant circuit is the second reference bias. A second differential type comparator that switches the output level when the voltage exceeds the voltage, an output of the first differential type comparator and an output of the second differential type comparator, and the second differential type comparator is combined. 1. A synthesizing circuit for generating a pulse having a time width corresponding to the level of the second reference bias voltage.
（作 用） 本発明は、上記構成により、第１の差動形比較器は電
源投入後に第１の所定時間を経過して、充電時定数回路
の出力電圧が第１の基準電圧を超えると出力レベルを切
り替え、第２の差動形比較器は電源投入後に第２の所定
時間を経過して、充電時定数回路の出力電圧が第２の基
準電圧を超えると出力レベルを切り替える。そして、前
記第1,第２の差動形比較器の出力が入力される合成回路
は、電源投入後に第１の所定時間ら第２の所定時間まで
有効になる出力パルスを生成する。また、電源殿圧の投
入後に充電時定数回路の出力電圧が接地電位から立ち上
がると、直ぐに比較動作を開始することから、充電時定
数回路の出力レベルの検出が安定に行われ出力パルスの
発生が確実になり、出力に接続されるロジック回路の初
期設定を確実に行うことが可能となる。(Operation) According to the present invention, when the first differential comparator has the first predetermined time after the power is turned on and the output voltage of the charging time constant circuit exceeds the first reference voltage, the present invention has the above configuration. The output level is switched, and the second differential comparator switches the output level when the output voltage of the charging time constant circuit exceeds the second reference voltage after the second predetermined time has elapsed after power-on. Then, the synthesizing circuit to which the outputs of the first and second differential comparators are input generates an output pulse which is valid from the first predetermined time to the second predetermined time after the power is turned on. Also, when the output voltage of the charging time constant circuit rises from the ground potential after turning on the power supply voltage, the comparison operation starts immediately, so the output level of the charging time constant circuit is detected stably, and the output pulse is generated. As a result, the logic circuit connected to the output can be surely initialized.
（実施例） 以下、本発明の実施例を図面より説明する。第１図は
本発明の一実施例によるブロック構成図を示す。図にお
いて、１は電源電圧印加端子、２は容量３の外部接続端
子、24,25,26は分圧固定抵抗、100は定電流源、101は第
１の差動形比較器、102は第２の差動形比較器、103は合
成回路、33はリセットパルスの出力端子である。(Examples) Examples of the present invention will be described below with reference to the drawings. FIG. 1 shows a block diagram according to an embodiment of the present invention. In the figure, 1 is a power supply voltage application terminal, 2 is an external connection terminal of the capacitor 3, 24, 25 and 26 are fixed voltage dividing resistors, 100 is a constant current source, 101 is a first differential type comparator, and 102 is a first 2 is a differential comparator, 103 is a combining circuit, and 33 is a reset pulse output terminal.
即ち、両差動形比較器101,102の一方の入力には夫々
異なる基準バイアス電圧を与えるための分圧固定抵抗2
4,25,26を介して電源電圧印加端子１が接続され、他方
の入力には定電流源100と容量３の充電時定数回路が接
続され、両差動形比較器101,102の出力が合成回路103に
入力されるように接続され、この合成回路103の出力端
子33からリセットパルスが得られるように構成されてい
る。That is, one of the inputs of both differential type comparators 101 and 102 has a fixed voltage dividing resistor 2 for applying different reference bias voltages.
The power supply voltage application terminal 1 is connected via 4,25,26, the constant current source 100 and the charging time constant circuit of the capacitor 3 are connected to the other input, and the outputs of both differential comparators 101,102 are combined circuits. It is connected so as to be input to 103, and a reset pulse is obtained from the output terminal 33 of this combining circuit 103.
次に動作を説明すると、両差動形比較器101,102の一
方の入力には電源電圧印加と同時に分圧固定抵抗24〜26
により分圧された夫々異なる基準バイアス電圧が印加さ
れる。また他方の入力は定電流源100の電流値と、容量
３とで決まる時定数により、時間経過とともに直線的に
電圧が上昇し始める電圧が印加される。即ち、外部接続
端子２の電圧上昇により第１の差動形比較決101の一方
の分圧電圧レベル以上になると出力電圧が発生し、更に
第２の差動形比較器102の一方の分圧電圧レベル以上に
なると同時に出力電圧が発生し、それぞれの出力が合成
回路103に加えられ、合成処理され、分圧基準バイアス
電圧の差電圧に相当する外部接続端子２の時間経過（充
電時間）時間のパルス幅をもつリセットパルスが形成さ
れ出力端子33に出力される。つまり、電源電圧が印加さ
れると同時に自動的にリセットパルスを生成し初期設定
が可能となる。The operation will be described below. At the same time when the power supply voltage is applied to one input of both differential comparators 101 and 102, the voltage dividing fixed resistors 24 to 26 are connected.
Different reference bias voltages divided by are applied. A voltage is applied to the other input by the time constant determined by the current value of the constant current source 100 and the capacitance 3 so that the voltage starts to increase linearly with time. That is, when the voltage of the external connection terminal 2 rises to become equal to or higher than one divided voltage level of the first differential type comparator 101, an output voltage is generated, and one divided voltage of the second differential type comparator 102 is further generated. At the same time as the voltage level is exceeded, an output voltage is generated, each output is added to the combining circuit 103, is combined, and the time of the external connection terminal 2 corresponding to the difference voltage of the divided reference bias voltage (charge time) time A reset pulse having a pulse width of is formed and output to the output terminal 33. That is, the reset pulse is automatically generated at the same time as the power supply voltage is applied, and the initial setting becomes possible.
第２図は第１図の具体的な回路構成例を示し、定電流
源100は抵抗４とトランジスタ５とで構成されている。
電流源トランジスタ５のコレクタは外部接続端子２に接
続されている。FIG. 2 shows a specific circuit configuration example of FIG. 1, and the constant current source 100 is composed of a resistor 4 and a transistor 5.
The collector of the current source transistor 5 is connected to the external connection terminal 2.
第１の差動形比較器101はトランジスタ15,16,17,18で
構成され、トランジスタ15のベースは外部接続端子２に
接続され、トランジスタ15,16のエミッタは共通接続さ
れ、その電流源となる抵抗６、トランジスタ７のコレク
タに接続されている。トランジスタ15,16のコレクタは
それぞれトランジスタ17,18のコレクタに接続され、ト
ランジスタ17,18のベースは共通接続され、さらにトラ
ンジスタ17のコレクタに接続され、また、エミッタはと
もに接地されている。この第１の差動形比較器101の出
力はトラジスタ16,18のコレクタより取り出され、合成
回路103の一方の入力である抵抗29に接続される。The first differential comparator 101 is composed of transistors 15, 16, 17, and 18, the base of the transistor 15 is connected to the external connection terminal 2, the emitters of the transistors 15 and 16 are commonly connected, and the current source Is connected to the collector of the resistor 6 and the transistor 7. The collectors of the transistors 15 and 16 are connected to the collectors of the transistors 17 and 18, respectively, the bases of the transistors 17 and 18 are commonly connected, and further connected to the collector of the transistor 17, and the emitters thereof are both grounded. The output of the first differential type comparator 101 is taken out from the collectors of the transistors 16 and 18, and is connected to the resistor 29 which is one input of the combining circuit 103.
第２の差動形比較器102はトランジスタ19,20,22,23で
構成され、トランジスタ19のベースは外部接続端子２に
接続され、トランジスタ19,20のエミッタは共通接続さ
れ、その電流源となる抵抗８、トランジスタ９のコレク
タに接続されている。トランジスタ19,20のコレクタは
それぞれトランジスタ22,23のコレクタに接続され、ト
ランジスタ22,23のベースは共通接続され、そのベース
はトランジスタ22のコレクタに接続され、またエミッタ
はともに接地されている。第２の差動形比較器102の出
力はトラジスタ20,23のコレクタより取り出され、合成
回路103の他方の入力である抵抗27に接続される。The second differential comparator 102 is composed of transistors 19, 20, 22, 23, the base of the transistor 19 is connected to the external connection terminal 2, the emitters of the transistors 19, 20 are commonly connected, and the current source Is connected to the collector of the resistor 8 and the transistor 9. The collectors of the transistors 19 and 20 are respectively connected to the collectors of the transistors 22 and 23, the bases of the transistors 22 and 23 are commonly connected, the bases thereof are connected to the collector of the transistor 22, and the emitters thereof are both grounded. The output of the second differential type comparator 102 is taken out from the collectors of the transistors 20 and 23 and connected to the resistor 27 which is the other input of the combining circuit 103.
合成回路103は、第１の差動形比較器101の出力を抵抗
29によりトランジスタ30のベースに接続され、第２の差
動形比較器102の出力を抵抗27よりトランジスタ28のベ
ースに接続し、エミッタを接地し、コレクタはトランジ
スタ30のベースと抵抗29の接続点に接続する。トランジ
スタ30のエミッタは接地し、コレクタは電流源であるト
ランジスタ14のコレクタに接続すると同時にトランジス
タ31のベースに接続する。トランジスタ31のエミッタは
接地し、コレクタは抵抗32を介して電源電圧端子１に接
続する。トランジスタ31のコレクタよりリセットパルス
出力を取り出す出力端子33が接続されている。The synthesizing circuit 103 resistances the output of the first differential comparator 101.
29 is connected to the base of the transistor 30, the output of the second differential comparator 102 is connected to the base of the transistor 28 via the resistor 27, the emitter is grounded, and the collector is the connection point between the base of the transistor 30 and the resistor 29. Connect to. The emitter of the transistor 30 is grounded, and the collector is connected to the collector of the transistor 14, which is a current source, and at the same time, is connected to the base of the transistor 31. The emitter of the transistor 31 is grounded, and the collector is connected to the power supply voltage terminal 1 via the resistor 32. An output terminal 33 for extracting the reset pulse output from the collector of the transistor 31 is connected.
電流源トランジスタ5,7,9,14の各エミッタは抵抗4,6,
8,13を介して電源電圧印加端子１にそれぞれ接続され、
トランジスタ5,7,9,14の各ベースは各々共通接続され、
トランジスタ11のベースおよびコレクタに接続され、そ
の接続点には抵抗12を介して接地される。トランジスタ
11のエミッタは抵抗10を介し電源電圧印加端子１に接続
される。トランジスタ11はダイオード接続であり、電流
源トランジスタ5,7,9,14のバイアス電圧を与えている。The emitters of the current source transistors 5, 7, 9, 14 are resistors 4, 6,
Connected to the power supply voltage application terminal 1 via 8 and 13,
The bases of the transistors 5, 7, 9, 14 are commonly connected,
It is connected to the base and collector of the transistor 11, and the connection point is grounded via the resistor 12. Transistor
The emitter of 11 is connected to the power supply voltage applying terminal 1 via the resistor 10. The transistor 11 is diode-connected and supplies the bias voltage of the current source transistors 5, 7, 9, and 14.
トランジスタ21のエミッタは外部接続端子２に接続
し、ベースはトランジスタ20のベースに接続し、コレク
タは接地している。このトランジスタ21の役目は、外部
接続端子２の電子が必要以上に高い電位に上昇するのを
避けるための（制限している）クリッパーであり、それ
により定電流源100のトランジスタ５の飽和することを
防止している。The emitter of the transistor 21 is connected to the external connection terminal 2, the base is connected to the base of the transistor 20, and the collector is grounded. The role of the transistor 21 is to serve as a (limiter) clipper for preventing the electrons of the external connection terminal 2 from rising to an unnecessarily high potential, thereby saturating the transistor 5 of the constant current source 100. Is being prevented.
次に、各部の動作波形を示す第３図を参照しながら動
作を説明する。第３図中の（１）〜（４）は各部の動作
波形であり縦軸を電圧し、横軸を時間ｔとして表してい
る。Next, the operation will be described with reference to FIG. 3 showing operation waveforms of the respective parts. (1) to (4) in FIG. 3 are operation waveforms of each part, where the vertical axis represents voltage and the horizontal axis represents time t.
第１の差動形比較器101の第１の基準バイアス電圧をV
L,第２の差動形比較器102の第２の基準バイアス電圧をV
Hとしたとき、電源電圧が電源電圧印加端子１に印加さ
れると、コンデンサ３が接続される外部接続端子２の電
位は徐々に上昇を開始し、その電位が（VH＋VBE）とな
ると、トランジスタ21の導通によって電位で上昇が制限
される（第３図（１））。一方、第１の差動形比較器10
1の出力は、第３図（１）および（２）に示すように、
電源投入後に時間t1が経過して外部接続端子２の電位が
VLを超えた時点でHighレベルとなる。さらに、他方の第
２の差動形比較器102の出力は、第３図（１）および
（３）に示すように、電源投入後に時間t2（t1＜t2）が
経過して外部接続端子２の電位がVHを超えた時点でHigh
レベルとなる。その結果、合成回路103の出力（出力端
子33）からは第３図（４）に示すように時間t1と時間t2
の間においてHighレベルとなるパルス電圧を発生するこ
とになる。The first reference bias voltage of the first differential comparator 101 is V
L , the second reference bias voltage of the second differential comparator 102 is V
When the H, if the power supply voltage applied to the power supply voltage application terminal 1, the potential of the external connection terminals 2 that capacitor 3 is connected gradually begins to rise, the potential thereof is (V H + V BE) The rise in the potential is restricted by the conduction of the transistor 21 (FIG. 3 (1)). On the other hand, the first differential comparator 10
The output of 1 is as shown in Fig. 3 (1) and (2).
After the power is turned on, time t 1 elapses and the potential of external connection terminal 2
High level when V L is exceeded. Furthermore, the output of the other second differential type comparator 102 is, as shown in FIGS. 3 (1) and 3 (3), the time t 2 (t 1 <t 2 ) elapses after the power is turned on, High when the potential of connection terminal 2 exceeds V H
Level. As a result, the combining circuit Figure 3 from the output (the output terminal 33) of 103 (4) as shown in the time t 1 and time t 2
During this period, a high level pulse voltage is generated.
（発明の効果） 以上説明したように、本発明の電源投入時のリセット
パルス生成回路は、電源電圧の投入後に充電時定数回路
の出力電圧が接地殿域から立ち上がると、直ぐに比較動
作を開始することから、充電時定数回路の出力レベルの
検出が安定に行われて出力パルスの発生が確実になり、
出力に接続されるロジック回路の初期設定を確実に行う
ことが可能となる。また、本発明の回路構成において、
大きな値の容量を除けばIC化が可能であり、さらに定電
流源の電流値を設定すれば容量値を小さくすることも可
能であることにより、容量をも含めてIC化が可能であ
る。(Effects of the Invention) As described above, the reset pulse generation circuit at power-on of the present invention starts the comparison operation immediately when the output voltage of the charging time constant circuit rises from the ground voltage region after the power-supply voltage is turned on. Therefore, the output level of the charging time constant circuit is detected stably, and the generation of the output pulse is ensured,
It is possible to reliably perform the initial setting of the logic circuit connected to the output. Further, in the circuit configuration of the present invention,
It is possible to make an IC except for a large value of the capacitance, and it is also possible to make the capacitance small by setting the current value of the constant current source. Therefore, it is possible to make an IC including the capacitance.
なお、以上の説明は一般のロジック回路のリセットパ
ルス発生に用いるのみならず、フリップフロップ回路を
持ち、初期設定を必要とする他の保護回路等の設定用パ
ルス発生としても広く適用して同様の効果が奏されるも
のである。It should be noted that the above description is not limited to the generation of a reset pulse of a general logic circuit, but is widely applied to the generation of a setting pulse of another protection circuit having a flip-flop circuit and requiring initial setting. It is effective.
第１図は本発明の一実施例によるブロック図、第２図は
第１図の具体的な構成を示す回路図、第３図は本発明の
動作を説明する波形図である。 １……電源電圧印加端子、２……外部接続端子、３……
容量、24,25,26……分圧固定抵抗、33……出力端子、10
0……定電流源、101……第１の差動形比較器、102……
第２の差動形比較器、103……合成回路。FIG. 1 is a block diagram according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific configuration of FIG. 1, and FIG. 3 is a waveform diagram for explaining the operation of the present invention. 1 ... Power supply voltage application terminal, 2 ... External connection terminal, 3 ...
Capacitance, 24,25,26 …… fixed voltage divider resistance, 33 …… output terminal, 10
0 ... Constant current source, 101 ... First differential comparator, 102 ...
Second differential type comparator, 103 ... Combining circuit.
Claims (1)
と、一端を接地し他端に前記定電流源から電流が供給さ
れる容量とからなる充電時定数回路と、 前記電源電圧印加端子と接地点との間を分圧し第１の基
準バイアス電圧と第２の基準バイアス電圧とを発生させ
る分圧手段と、 前記充電時定数回路の出力にベースを接続した第１のPN
Pトランジスタのエミッタと、前記第１の基準バイアス
電圧の電位点にベースを接続した第２のPNPトランジス
タのエミッタとを共通接続した回路を有し、前記充電時
定数回路の出力電圧が前記第１の基準バイアス電圧を超
えた場合に出力レベルを切り替える第１の差動形比較器
と、 前記充電時定数回路の出力にベースを接続した第３のPN
Pトランジスタのエミッタと、前記第２の基準バイアス
電圧の電位点にベースを接続した第４のPNPトランジス
タのエミッタとを共通接続した回路を有し、前記充電時
定数回路の出力電圧が前記第２の基準バイアス電圧を超
えた場合に出力レベルを切り替える第２の差動形比較器
と、 前記第１の差動形比較器の出力と前記第２の差動形比較
器の出力とを合成して前記第1,第２の基準バイアス電圧
のレベルに応じた時間幅のパルスを生成する合成回路
と、 を具備したことを特徴とする電源投入時のリセットパル
ス生成回路。1. A charging time constant circuit comprising a constant current source connected to a power supply voltage applying terminal, and a capacitor having one end grounded and the other end supplied with current from the constant current source; and the power supply voltage applying terminal. And a ground point to divide the voltage to generate a first reference bias voltage and a second reference bias voltage, and a first PN having a base connected to the output of the charging time constant circuit.
There is a circuit in which the emitter of the P-transistor and the emitter of a second PNP transistor whose base is connected to the potential point of the first reference bias voltage are commonly connected, and the output voltage of the charging time constant circuit is the first voltage. A first differential type comparator that switches the output level when the reference bias voltage is exceeded, and a third PN whose base is connected to the output of the charging time constant circuit.
There is a circuit in which the emitter of the P-transistor and the emitter of a fourth PNP transistor whose base is connected to the potential point of the second reference bias voltage are commonly connected, and the output voltage of the charging time constant circuit is the second voltage. A second differential type comparator that switches the output level when the output voltage exceeds the reference bias voltage of, and the output of the first differential type comparator and the output of the second differential type comparator are combined. And a synthesizing circuit for generating a pulse having a time width corresponding to the levels of the first and second reference bias voltages, and a reset pulse generating circuit at power-on.
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-
1989
- 1989-02-14 JP JP1032726A patent/JP2687159B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02213219A (en) | 1990-08-24 |
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