JP2684720B2

JP2684720B2 - 画像信号の高能率符号化装置

Info

Publication number: JP2684720B2
Application number: JP27514388A
Authority: JP
Inventors: 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1997-12-03
Anticipated expiration: 2012-12-03
Also published as: JPH02121589A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、テレビジョン信号等の画像信号の高能率
符号化装置、特に、サブサンプリングを用いるものに関
する。

〔従来の技術〕

ディジタルビデオ信号を伝送する場合に、伝送するデ
ータ量を元のデータ量に比して圧縮する方法として、サ
ブサンプリングによって画素を間引き、サンプリング周
波数を低くするものが知られている。サブサンプリング
の一つとして、画像のデータが1/2に間引かれ、サブサ
ンプリング点と、補間の時に使用するサブサンプリング
点の位置を示す２ビットのフラグとを伝送するものが提
案されている。ディジタルビデオ信号の１画素データが
８ビットの場合、フラグの２ビットを加えると、１画素
当りが５ビットとなり、圧縮率が（5/8）となる。

この従来のサブサンプリングは、サブサンプリングの
パターンが常に同じであるので、画像中で物体の輪郭の
ような部分では、復元画質の劣化が目立つ問題があっ
た。特に、サブサンプリングのレートを1/2より高くす
ると、画質の劣化が著しい欠点があった。

本願出願人は、上述の問題点を解決するために、特願
昭61−110098号明細書に記載されているように、１枚の
画像を多数の２次元ブロックに分割し、このブロック内
の複数の画素データの最大値と最小値との差（ダイナミ
ックレンジ）を求め、ブロックのダイナミックレンジに
応じてサブサンプリングの周期を可変する符号化方法を
提案している。即ち、ダイナミックレンジが小さいブロ
ックに関しては、平面的な画像と判断して、サブサンプ
リングの周期を例えば（1/8）のように長くし、また、
ダイナミックレンジが比較的大きいブロックに関して
は、変化がある画像と判断して、サブサンプリングの周
期が（1/2）とされ、更に、ダイナミックレンジが極め
て大きいブロックに関しては、変化が激しい画像と判断
して、サブサンプリングがなされない。

上述のように、ダイナミックレンジに応じてサブサン
プリングの周期を選択的に切り替える高能率符号化装置
は、ブロックの単位でサブサンプリングの周期が設定さ
れるので、ブロックの単位で復元画像の画質の良否が発
生し、ブロックの歪が目立つ欠点があった。また、サブ
サンプリングの周期として選択できる種類は、限界があ
り、画像の特徴に対する適応性が不充分であった。

このようなブロック単位の劣化が生ぜず、また、画像
の特徴に適応した任意のサブサンプリングの密度を形成
でき、良好な復元画像が得られる画像信号の高能率符号
化装置が本願出願人により提案されている（特願昭62−
208957号明細書参照）。

また、上記の出願明細書に記載された発明と同様の利
点を有し、補間誤差の算出時に実データを使用し、従っ
て、実時間処理が可能であって、動画像に適用できる画
像信号の高能率符号化装置が本願出願人により、提案さ
れている（特願昭62−85210号明細書参照）。

〔発明が解決しようとする課題〕

先に提案されている可変密度サブサンプリングの場
合、伝送及び間引きを示す１ビットの制御コードを全画
素に対して割り当てるために、伝送すべき制御コードが
多い問題があった。

従って、この発明の目的は、ブロック単位の劣化が生
ぜず、画像の特徴に適応した任意のサブサンプリングの
密度を形成でき、良好な復元画像が得られる利点を有す
ると共に、制御コードを低減できる画像信号の高能率符
号化装置を提供することにある。

〔課題を解決するための手段〕

この発明は、時間的又は空間的な配列を有する複数の
画素中で規則的に位置する基本画素を伝送し、基本画素を使用して、基本画素同士の間に在る複数個
の補間画素の夫々の予測を行い、複数個の補間画素に対する複数の予測の誤差の内の一
つでも大きい時には、補間画素の略々中央に位置する補
間画素を伝送し、複数の予測の誤差が全て小さい時に
は、複数個の補間画素の間引きを行い、基本画素と補間画素とを使用して次の細かさのステッ
プの予測を行うと共に、予測の誤差の大きさに応じて、
伝送及び間引きの処理を行い、伝送及び間引きの処理のステップを繰り返すことで、
全画素の伝送又は間引きの処理を行い、伝送される画素のデータと共に、伝送又は間引きの処
理を示す制御コードを伝送すると共に、複数の予測誤差が全て小さい時に、複数個の補間画素
の間引きを行う場合では、中央に位置する補間画素の制
御コードが間引きの処理を示すものとされ、複数個の補
間画素の他のものの制御コードの伝送が省略されること
を特徴とする画像信号の高能率符号化装置である。

〔作用〕

一例として、ディジタルビデオ信号の〔４サンプル×
４ライン〕画素毎に位置する基本画素S1は、間引かれず
に必ず伝送される。この基本画素S1以外の補間画素は、
サブサンプリングによって間引かれるか又はそのまま伝
送される。この判断は、受信側で間引かれた画素を周辺
の画素のデータにより補間した場合に、予測される誤差
の大小に応じてなされる。予測誤差は、しきい値と比較
され、その大小が判断される。即ち、予測誤差がしきい
値より大きい時には、間引きができないために、原デー
タが伝送され、予測誤差がしきい値より小さい時には、
間引きが可能なために、原データが伝送されない。

サブサンプリングは、粗いサブサンプリングの密度か
ら細かいサブサンプリングの密度に順になされる。最初
に基本画素S1を使用してなされる粗い密度のサブサンプ
リングの場合に、基本画素S1の間の複数個例えば３個の
画素S5、S9、S13が予測され、予測誤差が小さい時に
は、３個の画素S5、S9、S13が一度に間引かれる。

このようにして伝送／間引きが制御された画素のデー
タと基本画素S1のデータとが伝送される。各画素のデー
タに対しては、伝送／間引きを示すための１ビットの制
御コードが付加される。受信側では、この制御コードを
見て受信された原データを使用するか又は補間値を使用
するかどうかが判断される。

〔実施例〕

以下、この発明について図面を参照して説明する。こ
の説明は、下記の順序でなされる。

a.一実施例の全体の構成 b.周辺画素取り出し回路 c.基本画素の間の３個の画素の予測誤差 d.書き込み制御回路 e.変形例 a.一実施例の全体の構成第１図は、この発明の一実施例を示し、第１図におい
て、１で示す入力端子にディジタル画像信号例えばディ
ジタルビデオ信号が供給される。このディジタルビデオ
信号は、一例として13.5〔MHz〕のサンプリング周波数
で、１画素データが８ビットとされたものである。

ディジタルビデオ信号がブロック化回路1Aに供給され
る。ブロック化回路1Aは、第２図に示すように、１フィ
ールド（又は１フレーム）の画像多数のブロックB11,B1
2,・・・・ＢNMに細分化する。各ブロックは、第３図に
示すように、（４×４）の構造を有し、１ブロックに
は、16個の画像データが含まれる。ブロック化回路1Aか
ら発生するデータの順序は、ブロックの順序が第２図に
おいて矢印で示すものである。ブロック内では、第３図
におけるラインL1の最も左側の画素から順にラインL2、
L3、L4と16個の画素が伝送される。

ブロック化回路1Aの出力データが周辺画素取り出し回
路２に供給される。周辺画素取り出し回路２により、伝
送及び間引きの処理に必要な周辺の画素のデータが取り
出される。出力端子３には、処理の対象である注目画素
のデータが取り出される。出力端子４及び５には、補間
値を演算するのに必要な二つの画素データが取り出され
る。出力端子６、７、８、９には、予想誤差を算出する
ために、画素データの真値が取り出される。周辺画素取
り出し回路２については、後述する。

周辺画素取り出し回路２の端子３からの注目画素のデ
ータがゲート回路10に供給される。ゲート回路10は、サ
ブサンプリング用のもので、ゲート回路10がオンで、画
素データが伝送され、ゲート回路10がオフで画素データ
が間引かれる。ゲート回路10のオン／オフを制御するビ
ットマップが出力端子12に取り出される。このビットマ
ップは、１画素毎に０（理論的な０）又は１（理論的な
１）であって、この例では、０が間引き、即ち、ゲート
回路10がオフすることを意味し、１が伝送、即ち、ゲー
ト回路10がオンすることを意味する。更に、ゲート回路
10は、ブランキング信号でオフとされる。

周辺画素取り出し回路２の出力端子４及び５に取り出
された二つの画像データ（仮にこれらの画素データの値
をａ及びｂとする）から予測値が演算される。加算回路
13及び1/2倍回路14により、予測値1/2（ａ＋ｂ）が形成
される。この予測値が減算回路15に供給され、予測値と
真値との差が算出され、この差信号が絶対値化回路16に
供給される。絶対値化回路16から予測誤差が得られ、こ
の予測誤差が比較回路17の一方の入力端子に供給され
る。

比較回路17の他方の入力端子には、端子18からしきい
値が供給される。比較回路17は、（予測誤差≦しきい
値）の時に、間引きが許されることを意味する０の出力
信号を発生し、（予測誤差＞しきい値）の時に、間引き
が許されないことを意味する１の出力信号を発生する。
しきい値は、復元画素の劣化の程度、圧縮率等を考慮し
て定められている。比較回路17の出力信号がスイッチ回
路19の一方の入力端子20aとORゲート21とに供給され
る。

周辺画素取り出し回路２の出力端子４及び５に取り出
された二つの画素データから他の予測値が演算される。
画素データａを３倍とする乗算回路22、加算回路23及び
1/4倍回路24により、予測値1/4（3a＋ｂ）が形成され
る。この予測値が減算回路25に供給され、予測値と真値
との差が算出され、この差信号が絶対値化回路26に供給
される。絶対値化回路26から予測誤差が得られ、この予
測誤差が比較回路27の一方の入力端子に供給される。比
較回路27では、予測誤差としきい値とが比較される。比
較回路27は、比較回路17と同様の比較動作を行い、比較
回路27の出力信号がORゲート21に供給される。

減算回路25に供給される真値は、スイッチ回路28を介
して周辺画素取り出し回路２から供給される。スイッチ
回路28の第１の入力端子29aには、周辺画素取り出し回
路２の出力端子６からの画素データが供給され、スイッ
チ回路28の第２の入力端子29bは、画素データが供給さ
れない端子とされ、スイッチ回路28の第３の入力端子29
cには、周辺画素取り出し回路２の出力端子７からの画
素データが供給される。

更に、画素データｂを３倍とする乗算回路30、加算回
路31及び1/4倍回路32により、予測値1/4（ａ＋3b）が形
成される。この予測値が減算回路33に供給され、予測値
と真値との差が算出され、この差信号が絶対値化回路34
に供給される。絶対値化回路34から予測誤差が得られ、
この予測誤差が比較回路35の一方の入力端子に供給され
る。比較回路35では、予測誤差としきい値とが比較され
る。比較回路35は、比較回路17及び27と同様の比較動作
を行い、比較回路35の出力信号がORゲート21に供給され
る。

減算回路33に供給される真値は、スイッチ回路36から
供給される。スイッチ回路36の第１の入力端子37aに
は、周辺画素取り出し回路２の出力端子８からの画素デ
ータが供給され、スイッチ回路36の第２の入力端子37b
は、画素データが供給されない端子とされ、スイッチ回
路36の第３の入力端子37cには、周辺画素取り出し回路
２の出力端子９からの画素データが供給される。

ORゲート21の出力信号がスイッチ回路19の他方の入力
端子20bに供給され、スイッチ回路19の出力信号が書き
込み制御回路38に供給される。スイッチ回路19、28、36
は、セレクタ制御回路39により、接続状態が制御され
る。書き込み制御回路38に対して、セレクタ制御回路39
の出力信号が供給される。セレクタ制御回路39は、画素
の位置と同期した制御信号を発生する。セレクタ制御回
路39には、カウンタ40の出力信号が供給されている。こ
のカウンタ40は、端子41からのサンプリングクロックを
計数すると共に、端子42からのブロック周期のブロック
クロックでクリアされる。

b.周辺画素取り出し回路周辺画素取り出し回路２の一例を第４図に示す。ブロ
ック化回路1Aからのディジタルビデオ信号が供給される
入力端子50に対して、順番に遅延回路51、52、53、54、
55、56、57、58、59、60、61、62が直列に接続される。
遅延回路51及び53は、ライン遅延回路であり、LDで示す
１ライン分の遅延量を有している。遅延回路52は、2LD
の遅延量を有する。遅延回路54〜61は、SDで示すサンプ
リング期間の遅延量を有している。遅延回路62は、4SD
の遅延量を有する。

第５図は、１ブロックの画素の配列を示し、水平方向
の画素の間隔がサンプリング期間SDであり、垂直方向の
画素の間隔がライン期間LDである。ブロック内では、S
1、S2、S3、・・・・S15、S16の順序で画素データが伝
送される。この（４×４）のブロック内の各画素に付さ
れた記号（△、●、□、×、○）の夫々は、以下に説明
するように、受信側でなされる補間の処理の違いを表し
ている。

まず、○で示される画素S1は、４ライン毎及び４画素
毎に位置する基本画素を表す。この16個の画素毎に１個
の割合の基本画素は、間引かれずに必ず伝送される。従
って、予測誤差は、当然０である。

基本画素S1と隣接する他のブロックの基本画素S17及
びSiを使用して、基本画素の間に位置する３個の画素の
予測を行う。基本画素S1及びSiの垂直補間で画素S5、S
9、S13の予測を行う。同様に、基本画素S1及びZ17の水
平補間で画素S2、S3、S4の予測を行う。更に、この実施
例では、画素S9及びS25の水平補間で画素S10、S11、S12
の予測がなされる。３個の画素に関しての全ての予測誤
差がしきい値以下の時に、ビットマップが０とされ、３
個の画素を間引く。若し、少なく共、１個の予測誤差が
しきい値を漉える時にビットマップが１とされ、３個の
画素の中央の画素S9（●で示す）、S3及びS11（□で示
す）を伝送する。これらの３個の画素が間引けない時に
は、各画素と他の二つの画素の平均値との間の予測誤差
が求められ、この予測誤差に応じて、伝送及び間引きの
判断がなされる。

△で表される画素S5、S7、S13、S15:上下のラインに夫
々位置する画素データの平均値との比較で、予測誤差が
求められる。

×で表される画素S2、S6、S10、S14、S4、S8、S12、S1
6:左右に隣接する画素の平均値との比較で、予測誤差が
求められる。

遅延回路51〜62の所定の出力信号が第１の入力端子a0
〜第７の入力端子a6に供給されるセレクタ63及び64は、
補間値を演算するのに使用される二つの画素データを出
力端子４及び５に夫々取り出すために設けられている。
セレクタ63及び64は、ROM65からのセレクタ制御信号で
制御される。ROM65には、端子66及び67からブロック化
回路1Aの出力信号と同期したサンプリングクロック及び
ブロック周期のブロッククロックが供給される。

第６図は、ROM65の一例を示し、68は、ROM65のアドレ
スカウンタである。ROM65には、１ブロックの画素S1〜S
16の夫々の位置と対応して、３ビットのセレクタ制御信
号が格納されている。但し、第６図では、簡単のため、
（000）（001）（010）・・・・・・（110）の３ビット
を０、１、２、・・・・６と示している。セレクタ制御
信号が０の時に、セレクタ63及び64は、入力端子a0に供
給されているデータを選択的に出力し、同様に、セレク
タ制御信号の１から６に応じて、セレクタ63及び64は、
入力端子a1からa6に供給されているデータを選択的に出
力する。

第６図に示すROM65からのセレクタ制御信号から分る
ように、ブロック内の各画素が注目画素の時、即ち、遅
延回路57の出力側（出力端子３）に注目画素のデータが
発生する時に、これらのセレクタ63及び64が補間値を形
成するための二つの画素データを選択的に出力する。

セレクタ63及び64（出力端子４及び５）から取り出さ
れた二つの画素データから前述のような第１図の構成に
より、予測誤差が形成される。第５図に示される画素S1
〜S16の夫々が注目画素の時に、セレクタ63及び64が選
択する二つの画素データに関して、以下に説明する。

画素S1が注目画素の時に、０のセレクタ制御信号が発
生し、セレクタ63及び64は、遅延回路57の出力側から入
力端子a0に供給されている注目画素のデータを選択的に
出力する。画素S1は、必ず伝送される基本画素であり、
予測誤差は、常に０である。

画素S2が注目画素の時に、１のセレクタ制御信号が発
生する。セレクタ63の入力端子a1には、遅延回路58から
の１サンプリング期間（1SD）前の画素S1のデータが供
給されており、セレクタ64の入力端子a1には、遅延回路
56の出力側から画素S2に対して、1SD後の画素S3が供給
されている。従って、これらの二つの画素S1及びS3のデ
ータがセレクタ63及び64により、夫々選択される。

画素S3が注目画素の時に、２のセレクタ制御信号が発
生する。セレクタ63の入力端子a2には、画素S3の2SD前
の画素S1のデータが遅延回路59から供給されており、セ
レクタ64の入力端子a2には、画素S3に対して、14SD後の
画素S17が遅延回路53の途中の段階から供給されてい
る。即ち、遅延回路54、55、56、57により、4SDの遅延
量が発生し、遅延回路53の途中の段階で、遅延回路53の
出力側に対して10SDの遅延量が発生する。従って、これ
らの二つの画素S1及びS17のデータがセレクタ63及び64
により、夫々選択される。

画素S4が注目画素の時に、３のセレクタ制御信号が発
生する。セレクタ63の入力端子a3には、遅延回路58から
の1SD前の画素S3のデータが供給されており、セレクタ6
4の入力端子a3には、画素S4に対して、13SD後の画素S17
が遅延回路53の途中の段階から供給されている。即ち、
遅延回路54、55、56、57により、4SDの遅延量が発生
し、遅延回路53の途中の段階で、遅延回路53の出力側に
対して9SDの遅延量が発生する。これらの二つの画素S3
及びS17のデータがセレクタ63及び64により、夫々選択
される。

画素S5が注目画素の時に、４のセレクタ制御信号が発
生する。セレクタ63の入力端子a4には、遅延回路61から
の4SD前の画素S1のデータが供給されており、セレクタ6
4の入力端子a4には、画素S5に対して、4SD後の画素S9が
遅延回路53の出力側から供給されている。従って、これ
らの二つの画素S1及びS9のデータがセレクタ63及び64に
より、夫々選択される。

画素S6が注目画素の時に、１のセレクタ制御信号が発
生する。セレクタ63の入力端子a1には、遅延回路58から
の1SD前の画素S5のデータが供給されており、セレクタ6
4の入力端子a1には、画素S6に対して、1SD後の画素S7が
供給されている。従って、これらの二つの画素S5及びS7
のデータがセレクタ63及び64により、夫々選択される。

画素S7が注目画素の時に、４のセレクタ制御信号が発
生する。セレクタ63の入力端子a4には、遅延回路61から
の4SD前の画素S3のデータが供給されており、セレクタ6
4の入力端子a4には、画素S7に対して、4SD後の画素S11
が遅延回路53の出力側から供給されている。従って、こ
れらの二つの画素S3及びS1のデータがセレクタ63及び64
により、夫々選択される。

画素S8が注目画素の時に、３のセレクタ制御信号が発
生する。セレクタ63の入力端子a3には、遅延回路58から
の1SD前の画素S7のデータが供給されており、セレクタ6
4の入力端子a3には、画素S8に対して、13SD後の画素S21
が遅延回路53の途中の段階から供給されている。従っ
て、これらの二つの画素S7及びS21のデータがセレクタ6
3及び64により、夫々選択される。

画素S9が注目画素の時に、５のセレクタ制御信号が発
生する。第４図に示すように、セレクタ63の入力端子a5
には、遅延回路62から8SD前の画素S1のデータが供給さ
れており、セレクタ64の入力端子a5には、（4LD−8SD）
後の画素Siのデータが供給されている。第５図に示され
るブロックの下のブロックにおいて、画素S9から4LD後
の画素の位置は、画素S9と対応する画素（図示せず）で
ある。この画素に対して、画素Siは、8SD前である。遅
延回路51、52、53により4LDの遅延量が発生し、また、
遅延回路54、55、56、57により4SDの遅延量が発生す
る。従って、遅延回路51の入力側に対して−12SDの位置
からの出力信号がセレクタ64の入力端子a5に供給され
る。セレクタ63及び64は、画素S1及びSiのデータを夫々
選択する。

画素S10が注目画素の時に、１のセレクタ制御信号が
発生する。セレクタ63の入力端子a1には、遅延回路58か
らの1SD前の画素S9のデータが供給されており、セレク
タ64の入力端子a1には、画素S10に対して、1SD後の画素
S11が供給されている。従って、これらの二つの画素S9
及びS11のデータがセレクタ63及び64により、夫々選択
される。

画素S11が注目画素の時に、２のセレクタ制御信号が
発生する。セレクタ63の入力端子a2には、画素S11の2SD
前の画素S9のデータが遅延回路59から供給されており、
セレクタ64の入力端子a2には、画素S11に対して、14SD
後の画素S25が遅延回路53の途中の段階から供給されて
いる。従って、これらの二つの画素S9及びS25のデータ
がセレクタ63及び64により、夫々選択される。

画素S12が注目画素の時に、３のセレクタ制御信号が
発生する。セレクタ63の入力端子a3には、遅延回路58か
らの1SD前の画素S11のデータが供給されており、セレク
タ64の入力端子a3には、画素S12に対して、13SD後の画
素S25が遅延回路53の途中の段階から供給されている。
従って、これらの二つの画素S11及びS25のデータがセレ
クタ63及び64により、夫々選択される。

画素S13が注目画素の時に、６のセレクタ制御信号が
発生する。セレクタ63の入力端子a6には、遅延回路61か
ら4SD前の画素S9のデータが供給されており、セレクタ6
4の入力端子a6には、（4LD−12SD）後の画素Siのデータ
が供給されている。第５図に示されるブロックの下のブ
ロックにおいて、4LD後の画素の位置は、画素S13と対応
する画素（図示せず）である。この画素に対して、画素
Siは、12SD前である。遅延回路51、52、53により4LDの
遅延量が発生し、また、遅延回路54、55、56、57により
4SDの遅延量が発生する。従って、遅延回路51の入力側
に対して−16SDの位置からの出力信号がセレクタ64の入
力端子a6に供給される。これらの画素S9及びSiのデータ
がセレクタ63及び64により、夫々選択される。

画素S14が注目画素の時に、１のセレクタ制御信号が
発生する。セレクタ63の入力端子a1には、遅延回路58か
らの1SD前の画素S13のデータが供給されており、セレク
タ64の入力端子a1には、画素S14に対して、1SD後の画素
S15が供給されている。従って、これらの二つの画素S13
及びS15のデータがセレクタ63及び64により、夫々選択
される。

画素S15が注目画素の時に、６のセレクタ制御信号が
発生する。セレクタ63の入力端子a6には、遅延回路61か
ら4SD前の画素S11のデータが供給されており、セレクタ
64の入力端子a6には、（4LD−12SD）後の画素Skのデー
タが遅延回路51の入力側に対して−16SDの位置から供給
される。これらの画素S11及びSkのデータがセレクタ63
及び64により、夫々選択される。

画素S16が注目画素の時に、３のセレクタ制御信号が
発生する。セレクタ63の入力端子a3には、遅延回路58か
らの1SD前の画素S15のデータが供給されており、セレク
タ64の入力端子a3には、画素S16に対して、13SD後の画
素S29が遅延回路53の途中の段階から供給されている。
従って、これらの二つの画素S15及びS29のデータがセレ
クタ63及び64により、夫々選択される。

上述の説明から理解されるように、周辺画素取り出し
回路２の出力端子４及び５の夫々から発生する二つの画
素データが加算回路13、1/2倍回路14、減算回路15、絶
対値化回路16及び比較回路17により処理され、比較回路
17からは、注目画素の伝送又は間引きを制御するビット
マップが発生する。

c.基本画素の間の３個の画素の予測誤差この実施例では、注目画素がS3、S9、S11の時には、
スイッチ回路19の入力端子20bが選択され、上記の画素
以外が注目画素の時には、スイッチ回路19の入力端子20
aが選択される。また、注目画素がS3及びS11の時に、ス
イッチ回路28及び36の入力端子29a及び37aが選択され、
注目画素がS9の時に、スイッチ回路28及び36の入力端子
29c及び37cが選択され、上記の画素以外が注目画素の時
には、スイッチ回路28及び36の入力端子29b及び37bが選
択される。

注目画素がS3の時の動作について説明する。上述のよ
うに、画素S3が注目画素の時に、周辺画素取り出し回路
２の出力端子４からは、画素S3の2SD前の画素S1のデー
タが発生しており、出力端子５からは、画素S3に対し
て、14SD後の画素S17が発生している。従って、比較回
路17では、|S3−1/2（S1＋S17）｜で表される予測誤差
がしきい値と比較される。

乗算回路22、加算回路23、1/4倍回路24により、（1/4
（3S1＋S17））の予測値が形成される。この時、スイッ
チ回路28は、入力端子29aを選択しているので、減算回
路25には、周辺画素取り出し回路２の出力端子６からの
画素データが供給される。第４図から明らかなように、
出力端子６には、画素S3の1SD前の画素S2が発生してい
る。従って、比較回路27では、|S2−1/4（3S1＋S17）で
表される予測誤差がしきい値と比較される。

乗算回路30、加算回路31、1/4倍回路32により、（1/4
（S1＋3S17））の予測値が形成される。この時、スイッ
チ回路36は、入力端子37aを選択しているので、減算回
路33には、周辺画素取り出し回路２の出力端子８からの
画素データが供給される。第４図から明らかなように、
出力端子８には、画素S3の1SD後の画素S4が発生してい
る。従って、比較回路35では、|S4−1/4（S1＋3S17）｜
で表される予測誤差がしきい値と比較される。

比較回路17、27及び35の出力信号がORゲート21に供給
されるので、３個の比較回路の少なく共、１個の比較回
路の出力信号が１であれば、ORゲート21の出力信号が１
となる。ORゲート21の出力信号が書き込み制御回路38に
供給される。

注目画素がS3の時と同様の動作が注目画素がS11の時
になされる。上述のように、画素S11が注目画素の時
に、周辺画素取り出し回路２の出力端子４からは、画素
S11の2SD前の画素S9のデータが発生しており、出力端子
５からは、画素S11に対して、14SD後の画素S25が発生し
ている。従って、比較回路17では、|S11−1/2（S9＋S2
5）｜で表される予測誤差がしきい値と比較される。ま
た、比較回路27では、|S10−1/4（3S9＋S25）｜で表さ
れる予測誤差がしきい値と比較される。更に、比較回路
35では、|S12−1/4（S9＋3S25）｜で表される予測誤差
がしきい値と比較される。これらの比較回路17、27及び
35の出力信号がORゲート21に供給されるので、３個の比
較回路の少なく共、１個の比較回路の出力信号が１であ
れば、ORゲート21の出力信号が１となる。ORゲート21の
出力信号が書き込み制御回路38に供給される。

注目画素がS9の時の動作について説明する。上述のよ
うに、画素S9が注目画素の時に、周辺画素取り出し回路
２の出力端子４からは、画素S1のデータが発生してお
り、出力端子５からは、画素Siが発生している。従っ
て、比較回路17では、|S3−1/2（S1＋Si）｜で表される
予測誤差がしきい値と比較される。

乗算回路22、加算回路23、1/4倍回路24により、（1/4
（3S1＋Si））の予測値が形成される。この時、スイッ
チ回路28は、入力端子29cを選択しているので、減算回
路25には、周辺画素取り出し回路２の出力端子７からの
画素データが供給される。第４図から明らかなように、
出力端子７には、画素S9の4SD前の画素S5が発生してい
る。従って、比較回路27では、|S5−1/4（3S1＋Si）｜
で表される予測誤差がしきい値と比較される。

乗算回路30、加算回路31、1/4倍回路32により、（1/4
（S1＋3Si））の予測値が形成される。この時、スイッ
チ回路36は、入力端子37cを選択しているので、減算回
路33には、周辺画素取り出し回路２の出力端子９からの
画素データが供給される。第４図から明らかなように、
出力端子９には、画素S9の4SD後の画素S13が発生してい
る。従って、比較回路35では、|S13−1/4（S1＋3Si）｜
で表される予測誤差がしきい値と比較される。

d.書き込み制御回路スイッチ回路19の出力信号が供給される書き込み制御
回路38について、第７図及び第８図を参照して説明す
る。第７図は、書き込み制御回路38の一例を示し、71で
示す入力端子には、スイッチ回路19からのビットマップ
（0:間引き、1:伝送）が供給される。このビットマップ
が加算回路72を介して出力端子73に取り出されると共
に、ブランキング信号発生回路74に供給される。出力端
子73には、ビットマップを発生するためのメモリ43（第
１図参照）が接続されている。

ブランキング信号発生回路74には、セレクタ制御回路
39からの制御信号が端子75を介して供給される。この制
御信号は、画素S3、S11又はS9が注目画素の時に、その
前後の画素（S2、S4）、（S10、S12）又は（S5、S13）
のアドレスにおいて、伝送データが無いことを表すブラ
ンキング信号を発生させるためのものである。ブランキ
ング信号発生回路74で発生したブランキング信号がスイ
ッチ回路76を介して加算回路72に供給される。スイッチ
回路76は、端子75からの制御信号で制御され、注目画素
がS3、S9、S11の時にスイッチ回路76がオンとされる。

上述の書き込み制御回路38について、第８図を参照し
て説明する。第８図は、メモリ43に貯えられたビットマ
ップを示し、○で囲んで示すビットが画素S3、S9及びS1
1と対応するものである。第８図Ａに示すように、スイ
ッチ回路19を介して供給される画素S3、S9及びS11のビ
ットが１の時には、ブランキング信号が発生せず、ビッ
ト１がメモリ43にそのまま書き込まれる。

第８図Ｂに示すように、スイッチ回路19を介して供給
される画素S3、S9及びS11のビットが０の時には、ブラ
ンキング信号が発生し、ブランキング信号（×で示す）
が上記の画素の左右又は上下に書き込まれ、以前のビッ
トマップが強制的に×とされる。更に、第８図Ｃに示す
ように、画素S3及びS11のビットが０で、画素S9のビッ
トが１の時には、ブランキング信号の発生及びブランキ
ング信号のメモリ43に対する書き込みが選択的になされ
る。

e.変形例この発明は、ブロック化の順序に入力データを変換せ
ずに、走査順の入力データに対して適用することができ
る。

また、この発明は、予測誤差が小さく、間引きの処理
を行う時に、間引かれる画素のデータを予測値に置換し
て、次のステップの処理でこの予測値を使用しても良
い。この処理を行うためには、RAMにより周辺画素取り
出し回路を構成することが必要である。

〔発明の効果〕

この発明は、ブロック構造を持たない可変密度サブサ
ンプリングであるため、ブロック単位で復元画像の劣化
が目立つことを防止できる。また、この発明は、適応型
の可変密度サブサンプリングであるため、画像の特徴に
対して適応性が非常に良好なサブサンプリングがされ、
復元画質を良好とできる。更に、この発明は、階層的符
号化なので、データの並び替えを行わずに、粗い画像か
ら細かい画像へ変化する表示を行うことができ、静止画
伝送や、画像データベースの検索にこの発明は適してい
る。より更に、この発明は、基本画素の間に位置する複
数個の画素に関して、基本画素のデータを使用して、予
測誤差を求めるので、伝送する必要のあるビットマップ
の量を低減することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの一実施例におけるブロックの一例の説明に
用いる略線図、第４図は周辺画素取り出し回路の一例の
ブロック図、第５図は周辺画素取り出し回路の説明に用
いる画素データの配列を示す略線図、第６図はセレクタ
制御信号を発生するための構成を示すブロック図、第７
図及び第８図は書き込み制御回路の一例のブロック図及
びその動作を説明するための略線図である。図面における主要な符号の説明 1:入力端子、 2:周辺画素取り出し回路、 3:注目画素の取り出される端子、 10:ゲート回路、 11:データの出力端子、 12:ビットマップの出力端子、 17、27、35:比較回路、 38:書き込み制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】時間的又は空間的な配列を有する複数の画
素中で規則的に位置する基本画素を伝送し、上記基本画素を使用して、上記基本画素同士の間に在る
複数個の補間画素の夫々の予測を行い、上記複数個の補間画素に対する複数の上記予測の誤差の
内の一つでも大きい時には、上記補間画素の略々中央に
位置する上記補間画素を伝送し、複数の上記予測の誤差
が全て小さい時には、上記複数個の補間画素の間引きを
行い、上記基本画素と上記補間画素とを使用して次の細かさの
ステップの予測を行うと共に、予測の誤差の大きさに応
じて、伝送及び間引きの処理を行い、上記伝送及び間引きの処理のステップを繰り返すこと
で、全画素の伝送又は間引きの処理を行い、上記伝送される画素のデータと共に、上記伝送又は間引
きの処理を示す制御コードを伝送すると共に、複数の上記予測誤差が全て小さい時に、上記複数個の補
間画素の間引きを行う場合では、上記中央に位置する上
記補間画素の制御コードが間引きの処理を示すものとさ
れ、上記複数個の補間画素の他のものの制御コードの伝
送が省略されることを特徴とする画像信号の高能率符号
化装置。