JP2680827B2 - 間接アドレス方式の割込制御回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は間接アドレス方式の割込制御回路装置に関す
る。

［従来の技術］ 第２図は三菱電機（株）製M5L8259型プログラマブル
割込コントローラの集積回路を用いた直接アドレス方式
の割込制御回路（以下、第１の従来例という。）のブロ
ック図である。第２図において、３個のM5L8259型集積
回路41ないし43がそれぞれ、中央演算処理装置（以下、
CPUという。）、ランダムアクセスメモリ回路（以下、R
AM回路という。）及びそれらの周辺回路（いずれも図示
せず）に接続されているアドレスバス、コントロールバ
ス及びデータバスに接続される。ここで、上記周辺回路
から発生される割込要求信号がスレーブコントローラの
集積回路42及び43に入力され、該集積回路42及び43から
出力される割込要求信号はマスタコントローラの集積回
路41に出力され、さらに、マスタコントローラの集積回
路41は集約された割込要求信号をコントロールバスに出
力する。マスタコントローラの集積回路41はカスケード
ラインCAS₀、CAS₁及びCAS₂の信号を用いて、スレーブコ
ントローラの集積回路42及び43を制御して各回路42,43
への割り込みを許可するように構成されている。

また、間接アドレス方式のM6800システムの割込制御
用のモトローラ製MC6828型集積回路（以下、第２の従来
例という。）が開発されており、この集積回路は８個の
割込入力端子を有し、予め設定された割り込みの優先レ
ベルに従って、上記割込入力端子に入力される割込信号
を取捨選択し１個の割込信号を出力するように構成され
ている。

さらに、１つのホストプロセッサと、それぞれ１つの
スレーブプロセッサを含む複数のスレーブモジュール間
の割り込みのための制御システム（以下、第３の従来例
という。）が、特開昭61-256406号公報に開示されてい
る。この第３の従来例では、スレーブモジュールからホ
ストプロセッサに割り込みをかける場合に、スレーブモ
ジュールからスレーブインターラプションレジスタに書
き込み、当該スレーブインターラプションレジスタの内
容がホストインターラプションベクタレジスタにシフト
された後移動される。その後、ホストプロセッサがホス
トインターラプションベクタレジスタに関する情報を得
る。さらに、ホストプロセッサはその情報から実際のベ
クタテーブルアドレスを発生して、ジャンプ先の先頭ア
ドレスを得る。この第３の従来例においては、複数のス
レーブモジュールからの割込の優先度はシーケンシャル
に決定される。

［発明が解決しようとする問題点］ しかしながら、上述の第２の従来例の割込制御のため
の集積回路は８個の割込入力端子のみしか持たないの
で、それ以上の割込要求信号を入力することはできな
い。

一方、第１の従来例の割込制御回路ではスレーブコン
トローラの集積回路をさらに備えることにより、割込要
求信号の個数を増加させることができるが、該割込制御
回路を直接アドレス方式のシステムにしか適用できず、
M6800システム等の間接アドレス方式のシステムに適用
することはできない。

さらに、第３の従来例では、スレーブモジュールが割
り込みをかける場合、割込信号をスレーブインターラプ
ションレジスタに書き込み、当該割り込みがホストプロ
セッサによって許可された後、その許可信号がホストイ
ンターラプションベクタレジスタにシフト転送された
後、ホストプロセッサがホストインターラプションベク
タレジスタの内容を読むという一連の複雑なソフトウエ
ア動作を必要とするために、その処理は極めて複雑であ
って、実際に割り込みがかかるまで多大の時間を要する
という問題点があった。

本発明の目的は以上の問題点を解決し、割込要求信号
の個数を容易に増減させることができ、かつ従来例に比
較して高速で動作することができ、しかも間接アドレス
方式のシステムに適用することができる割込制御回路装
置を提供することにある。

［問題点を解決するための手段］ 本発明に係る間接アドレス方式の割込制御回路装置
は、 マスタ割込制御回路と、 上記マスタ割込制御回路に接続された少なくとも２つ
の第１と第２のスレーブ割込制御回路とを備え、 上位の第１のスレーブ割込制御回路が下位の第２のス
レーブ割込制御回路に接続され、 最上位の上記マスタ割込制御回路と、上記第１のスレ
ーブ割込制御回路と、上記第２のスレーブ割込制御回路
とにより構成される少なくとも３層の階層構造を有する
間接アドレス方式の割込制御回路装置であって、 上記各割込制御回路は、 入力される複数の割込信号を受信し、受信した複数の
割込信号に対応する複数のベクトルアドレスを発生する
ための割込ベクトルテーブルと、 上記入力される複数の割込信号に応答して、より上位
の割込制御回路から出力されたマスクレベル信号に基づ
いて上記複数の割込信号の受け付けの優先度を制御し、
上記割込信号を受けたときに、上記割込ベクトルテーブ
ルを動作状態とする一方、上記割込信号を受け付けてい
ないとき、より下位の割込制御回路からの割込要求信号
に応答してより下位の割込制御回路に対して割込許可信
号を出力する制御手段とを備え、 上記マスタ割込制御回路のみ、又は上記マスタ割込制
御回路と１つの上記スレーブ割込制御回路の１組のみを
動作状態する一方、残りの割込制御回路を非動作状態と
するように上記各割込制御回路を制御することを特徴と
する。

［作用］ 以上のように構成することにより、本発明の間接アド
レス方式の割込制御回路装置は、最上位の上記マスタ割
込制御回路と、上記第１のスレーブ割込制御回路と、上
記第２のスレーブ割込制御回路とにより構成される少な
くとも３層の階層構造を有している。

そして、上記各割込制御回路は、入力される複数の割
込信号を受信し、受信した複数の割込信号に対応する複
数のベクトルアドレスを発生するための割込ベクトルテ
ーブルを備え、上記各割込制御回路の制御手段は、上記
入力される複数の割込信号に応答して、より上位の割込
制御回路から出力されたマスクレベル信号に基づいて上
記複数の割込信号の受け付けの優先度を制御し、上記割
込信号を受け付けたときに、上記割込ベクトルテーブル
を動作状態とする一方、上記割込信号を受け付けていな
いとき、より下位の割込制御回路からの割込要求信号に
応答してより下位の割込制御回路に対して割込許可信号
を出力する。

これにより、上記各割込制御回路は、上記マスタ割込
制御回路のみ、又は上記マスタ割込制御回路と１つの上
記スレーブ割込制御回路の１組のみを動作状態する一
方、残りの割込制御回路を非動作状態とするように制御
される。

［実施例］ 第１図は本発明の一実施例である間接アドレス方式の
割込制御回路のブロック図であり、この割込制御回路は
６個の割込入力端子INT0BないしINT5Bを有しスレーブ割
込制御回路2a,2bを制御するマスタ割込制御回路１と、
それぞれ４個の割込入力端子INT6BないしINT9B及びINT1
0BないしINT13Bを有し上記マスタ割込制御回路１によっ
て制御される２個のスレーブ割込制御回路2a及び2bとを
備え、上記マスタ割込制御回路１及びスレーブ割込制御
回路2a,2bがデータバス31及びコントロールバス32を介
してCPU3及びRAM回路４に接続され、上記スレーブ割込
制御回路2a,2bの個数を増加させることにより、割込入
力端子を増加させることができることを特徴としてい
る。

ここで、CPU3から出力される４ビットのアドレス信号
はアドレスバス33a、マスタ割込制御回路１の切換回路1
8及び３ステート出力回路19並びにアドレスバス33bを介
してRAM回路４に出力され、また、各割込制御回路1,2a
及び2bから出力されるベクタアドレス信号がアドレスバ
ス33bを介してRAM回路４に出力される。

この割込制御回路においては、予め割込マスクレベル
を決定する第１表に示す４ビットの割込マスクデータが
CPU3からマスタ割込制御回路１のマスクレジスタ11に入
力されていったん記憶された後、マスク制御回路12に出
力され、これに応答してマスク制御回路12は、スレーブ
割込制御回路2a,2bのマスタデータとなる第１表の４ビ
ットの下位割込マスク信号を下位マスク信号バス34を介
してスレーブ割込制御回路2a,2bの各マスク制御回路22
a,22bに出力する。

第１表において、マスクデータM0ないしM3、各割込入
力のマスクレベル及び下位マスク信号ME1,ME2,MSK1及び
MSK2が示されている。各割込入力のマスクレベルの欄に
おける１は、マスクされない、すなわち割込みが許可さ
れる割込入力端子を示し、一方、０はマスクされる、す
なわち割込みが許可されない割込入力端子を示してい
る。例えば、マスクデータM3が１である場合、下位マス
ク信号ME1及びME2がそれぞれ０であり、マスタ割込制御
回路１の割込入力レジスタ13に入力される割込入力のみ
が許可され、また、例えばマスクデータM3及びM2がそれ
ぞれ０及び１である場合、下位マスク信号ME1が１とな
り、マスタ割込制御回路１の割込入力レジスタ13並びに
スレーブ割込制御回路2aの割込入力レジスタ23aに入力
される割込入力が許可され、さらに、例えばマスクデー
タM3及びM2がともに０である場合、下位マスク信号ME2
が１となり、割込制御回路1,2a及び2bの各割込入力レジ
スタ13,23a及び23bに入力される割込入力が許可され
る。マスクデータM0ないしM3を変化することによって第
１表に示すように、割込入力端子INT0B,INT1B,…,INT13
Bの順の優先度で割込み入力のマスクレベルを設定する
ことができる。

マスタ割込制御回路１のマスク制御回路12は、入力マ
スクデータに応じた割込入力端子INT0BないしINT5Bのマ
スクレベル信号を優先度制御回路14に出力し、また、ス
レーブ割込制御回路2a,2bの各マスク制御回路22a,22bは
入力される下位マスク信号に応じた割込入力端子INT6B
ないしINT9B及び割込入力端子INT10BないしINT13Bのマ
スタレベル信号を優先度制御回路24a,24bに出力する。
一方、割込信号がマスク割込制御回路１の割込入力レジ
スタ13の割込入力端子INT0BないしINT5Bに入力されいっ
たん記憶された後、割込入力レジスタ13は上記割込信号
を優先度制御回路14に出力する。これに応答して優先度
制御回路14は、入力された割込信号がマスク制御回路12
から入力されるマスクレベル信号によりマスクされるか
否か、すなわち、入力割込信号が予め設定されたマスク
レベル以上であって割込信号を受信することが許可され
るか、もしくは入力割込信号が上記マスクレベル未満で
あって割込信号が受信することが許可されないかを判断
し、前者であって入力割込信号がマスクされない場合、
優先度制御回路14は割込受付信号を割込信号発生回路15
に出力するとともに、割込信号を割込ベクタテーブル16
に出力する。これに応答して割込ベクタテーブル16は入
力された割込信号に対応する４ビットのベクタアドレス
信号を切換回路18に出力する。スレーブ割込制御回路2
a,2bの割込入力レジスタ23a,23b、優先度制御回路24a,2
4b、並びに割込ベクタテーブル26a,26bはそれぞれ上述
のマスタ割込制御回路１の各回路13,14及び16と同様に
動作する。なお、割込ベクタテーブル26a,26bはそれぞ
れ入力された割込信号に対応する４ビットのベクタアド
レス信号を３ステート出力回路29a,29bに出力する。

スレーブ割込制御回路2bの割込信号発生回路25bは、
優先度制御回路24bから割込受付信号が入力されたと
き、下位割込要求信号をスレーブ割込制御回路2aの割込
信号発生回路25aに出力する。また、スレーブ割込制御
回路2aの割込信号発生回路25aは、割込受付信号又は下
位割込要求信号が入力されたとき、下位割込要求信号を
割込信号発生回路15に出力する。さらに、マスタ割込制
御回路１の割込信号発生回路15は、優先度制御回路14か
ら割込受付信号が入力されたとき、もしくは下位割込要
求信号が入力されたとき割込要求信号をCPU3に出力す
る。

ここで、マスタ割込制御回路１の優先度制御回路14か
ら割込信号発生回路15に割込受付信号が入力されている
とき、割込信号発生回路15は割込イネーブル信号を切換
回路18及び３ステート出力回路19に出力するとともに、
下位の割込制御回路2a,2bにおける割込みを禁止するた
め、割込みを許可しないことを意味するＬレベルの下位
割込許可信号をスレーブ割込制御回路2aの割込信号発生
回路25aに出力し、これに応答して割込信号発生回路25a
はＬレベルの下位割込許可信号をスレーブ割込制御回路
2bの割込信号発生回路25bに出力するとともに、優先度
制御回路24aからの割込受付信号の受信を停止する。ス
レーブ割込制御回路2bの割込信号発生回路25bはＬレベ
ルの下位割込許可信号に応答して、上記回路25aと同様
に優先度制御回路24bからの割込受付信号の受信を停止
する。

一方、マスタ割込制御回路１の割込信号発生回路15に
割込受付信号が入力されず、かつ、下位割込要求信号が
入力されているとき、割込信号発生回路15は下位の割込
制御回路2a又は2bにおける割込みを許可するため、割込
みの許可を示すＨレベルの下位割込許可信号をスレーブ
割込制御回路2aの割込信号発生回路25aに出力する。こ
れに応答して割込信号発生回路25aは割込受付信号を受
信しているとき、割込イネーブル信号を３ステート出力
回路29aに出力するとともに、Ｌレベルの下位割込許可
信号を割込信号発生回路25bに出力して、上述と同様に
割込受付信号の受信を停止させる。また、割込信号発生
回路25aは、割込受付信号を受信せず、かつＨレベルの
下位割込許可信号を受信しているとき、Ｈレベルの下位
割込許可信号をスレーブ割込制御回路2bの割込信号発生
回路25bに出力し、これに応答して割込信号発生回路25b
は割込受付信号を受信しているとき、割込イネーブル信
号を３ステート出力回路29bに出力する。

CPU3は上記割込要求信号を受信すると、CPU3内の所定
の内部レジスタのデータをデータバス31を介してRAM回
路４に出力して退避させた後、ベクタアドレス信号を出
力させるための指示信号であるアドレス出力指示信号を
コントロールバス32を介してアドレス出力制御回路17,2
7a及び27bに出力する。これに応答してアドレス出力制
御回路17はアドレス出力指示信号を切換回路18及び３ス
テート出力回路19に出力し、また、アドレス出力制御回
路27a,27bはそれぞれアドレス出力指示信号を３ステー
ト出力回路29a,29bに出力する。切換回路18は、常時CPU
3からアドレスバス33を介して入力されるアドレス信号
を３ステート出力回路19に出力し、一方、割込イネーブ
ル信号及びアドレス出力信号が入力されるとき、切換回
路18は割込ベクタテーブル16から入力されるベクタアド
レスを３ステート出力回路19に出力する。３ステート出
力回路19はアドレス出力指示信号が入力されていないと
き、CPU3からアドレスバス33a及び切換回路18を介して
入力されるアドレス信号を緩衝増幅した後、アドレスバ
ス33bを介してRAM回路４に出力し、また、３ステート出
力回路19はアドレス出力指示信号及び割込イネーブル信
号が入力されているとき、割込ベクタテーブル16から切
換回路18を介して入力されるベクタアドレス信号を緩衝
増幅した後、アドレスバス33bを介してRAM回路４に出力
し、さらに、３ステート出力回路19はアドレス出力指示
信号が入力されかつ割込イネーブル信号が入力されてい
ないとき、スレーブ割込制御回路2a,2bの各３ステート
出力回路29a又は29bからベクタアドレス信号が出力され
るので、出力端子をハイ・インピーダンスとする。

３ステート出力回路29a及び29bはそれぞれ、アドレス
出力指示信号及び割込イネーブル信号が入力されている
とき、割込ベクタテーブル26a,26bから出力されるベク
タアドレス信号を緩衝増幅してアドレスバス33bを介し
てRAM回路４に出力し、また、割込イネーブル信号が入
力されていないとき、３ステート出力回路29a,29bはそ
れぞれ出力端子をハイ・インピーダンスとする。

従って、３個の３ステート出力回路19,29a及び29bの
うち１個の回路がアドレス信号をアドレスバス33bに出
力しているとき、他の２個の回路の出力端子はハイ・イ
ンピーダンスとなっているので、１個の３ステート出力
回路のみがアドレスバス33bに接続され、インピーダン
ス整合されるとともに、アドレス信号の衝突は生じな
い。なお、RAM回路４はコントロールバス32を介する信
号によってCPU3から制御され、アドレスバス33bから入
力されるアドレス信号でメモリ内のアドレスが指定さ
れ、データバス31を介してCPU3とRAM回路４間で所定の
データの書き込み及び読み出し動作が行なわれる。

以上のように構成された割込制御回路の動作例につい
て説明する。まず、予めCPU3から例えば“0101"の４ビ
ットのマスクデータがデータバス31を介してマスクレジ
スタ11に設定されているものとする。マスクレジスタ11
は該マスクデータ“0101"をマスク制御回路12に出力
し、これに応答してマスク制御回路12は第１表のマスク
データ“0101"に対応し、割り込み端子INT0BないしINT5
Bのマスクレベル信号“111111"を優先度制御回路14に出
力するとともに、第１表のマスクデータ“0101"に対応
する下位マスク信号“1001"をマスク制御回路22a,22bに
出力する。これに応答してマスク制御回路22aは、下位
マスク信号“1001"に対応し割り込み端子INT6BないしIN
T9Bのマスクレベル信号“1110"を優先度制御回路24aに
出力し、また、マスク制御回路22bは下位マスク信号のM
E2が“0"であるので、マスクレベル信号を出力しない。

ここで、割込入力レジスタ23aの割込入力端子INT6Bに
割込信号が入力されたとき、該割込信号が割込入力レジ
スタ23aを介して優先度制御回路24aに入力され、該割込
信号を受信するか否かが判断される。ここで、マスクレ
ベル信号は上述のように“1110"であり、割込入力端子I
NT6Bの割込信号はマスクされていないので該割込信号が
受信され、優先度制御回路24aは割込受付信号を割込信
号発生回路25aに出力するとともに、該割込信号を割込
ベクタテーブル26aに出力して該割込信号に対応するベ
クタアドレス信号を３ステート出力回路29aに出力させ
る。これに応答して割込信号発生回路25aは、下位割込
要求信号を割込信号発生回路15に出力し、このとき、割
込信号発生回路15に割込受付信号が入力されていないの
で、割込信号発生回路15は割込許可を示すＨレベルの下
位割込許可信号を割込信号発生回路25aに出力するとと
もに、CPU3に割込要求信号を出力する。これに応答して
割込信号発生回路25aは割込受付信号を受信しているの
で、割込イネーブル信号を３ステート出力回路29aに出
力するとともに、割込の停止を示すＬレベルの下位割込
許可信号を割込信号発生回路25bに出力し、スレーブ割
込制御回路2bにおける割込みを禁止させる。

一方、CPU3は割込要求信号に応答してベクタアドレス
信号の出力を指示するアドレス出力指示信号を、コント
ロールバス32及びアドレス出力制御回路17を介して切換
回路18及び３ステート出力回路19に出力し、また、コン
トロールバス32及びアドレス出力制御回路27aを介して
３ステート出力回路29aに出力し、さらに、コントロー
ルバス32及びアドレス出力制御回路27bを介して３ステ
ート出力回路29bに出力する。３ステート出力回路19及
び29bは、アドレス出力指示信号が入力されているが、
割込イネーブル信号が入力されていないので、アドレス
バス33bへの出力端子をハイ・インピーダンスとし、ま
た、３ステート出力回路29aは割込イネーブル信号及び
アドレス出力指示信号が入力されているので、割込ベク
タテーブル26aから出力されるベクタアドレス信号をア
ドレスバス33bを介してRAM回路４に出力し、これによっ
てRAM回路４の該ベクタアドレスから該割込信号に対応
した割り込み動作が開始することになる。

第３図（Ａ）はマスタ割込制御回路１内のマスタレジ
スタ11及びマスク制御回路12の回路図であり、第３図
（Ｂ）はマスタ割込制御回路１内の割込入力レジスタ1
3、優先度制御回路14及び割込信号発生回路15の回路図
である。第３図（Ａ）及び第３図（Ｂ）において、上述
の図面と同一のものについては同一の符号を付してい
る。なお、第３図（Ａ）における７本の接続線MC0ない
しMC6はそれぞれ、第３図（Ｂ）の接続線MC0ないしMC6
に接続される。

第３図（Ａ）において、マスクレジスタ11は４個の遅
延型フリップフロップFF0ないしFF3から構成され、マス
ク制御回路12は２個のノアゲートNOR1及びNOR2、並びに
２個のアンドゲートAND1及びAND2から構成される。ここ
で、各フリップフロップFF0ないしFF3の各クロック端子
CKに、クロック信号発生器（図示せず）から出力される
クロックCK1が入力される。

第３図（Ｂ）において、割込入力レジスタ13は６個の
遅延型フリップフロップFF10ないしFF15から構成され、
優先度制御回路14は６個のアンドゲートAND10ないしAND
15、５個のオアゲートOR1ないしOR5、並びに８個のノア
ゲートNOR10ないしNOR15,NOR21,NOR22から構成される。
また、割込信号発生回路15は２個のインバータINV1,INV
2、並びに２個のアンドゲートAND21,AND22から構成され
る。ここで、各フリップフロップFF10ないしFF15の各ク
ロック端子CKに、クロック信号発生器（図示せず）から
出力される別のクロックCK2が入力される。

CPU3からデータバス31を介して入力されるマスクデー
タM0ないしM3はそれぞれ、フリップフロップFF0ないしF
F3の各Ｄ入力端子に入力される。各フリップフロップFF
0ないしFF3はそれぞれ、クロックCK1の立ち上がり時に
入力されるマスクデータM0ないしM3を一時記憶し、マス
クデータM0ないしM3をＱ出力端子に出力するとともに、
反転されたマスクデータM0ないしM3を出力端子に出力
する。以下、後述する遅延型フリップフロップの動作は
上述と同様に動作する。フリップフロップFF0及びFF1の
各Ｑ出力端子から出力される各信号はそれぞれ、下位マ
スク信号MSK0ないしMSK1として下位マスク信号バス34に
入力される。

フリップフロップFF0のＱ出力端子はアンドゲートAND
12及びAND14の各第３の入力端子に接続され、フリップ
フロップFF1のＱ出力端子はアンドゲートAND11、AND12
及びAND15の各第２の入力端子に接続される。さらに、
フリップフロップFF0の出力端子は、アンドゲートAND
11、AND13及びAND15の各第３の入力端子に接続される。
フリップフロップFF1の出力端子は、アンドゲートAND
10の第１の入力端子、並びにアンドゲートAND13及びAND
14の各第２の入力端子に接続される。

フリップフロップFF2のＱ出力端子はノアゲートNOR1
及びアンドゲートAND1の各第１の入力端子に接続され、
フリップフロップFFの出力端子はノアゲートNOR2及び
アンドゲートAND2の各第１の入力端子に接続される。フ
リップフロップFF3のＱ出力端子は、割込信号発生回路1
5内のインバータINV2を介してアンドゲートAND22の第３
の入力端子に接続され、フリップフロップFF3の出力
端子はノアゲートNOR1,NOR2の各第２の入力端子並びに
アンドゲートAND1,AND2の各第２の入力端子に接続され
る。

アンドゲートAND1及びAND2の各出力端子から出力され
る信号はそれぞれ、下位マスク信号ME1,ME2として下位
マスク信号バス34に出力される。ノアゲートNOR2の出力
端子は、アンドゲートAND10の第２の入力端子、アンド
ゲートAND11の第１の入力端子、並びにアンドゲートAND
12の第１の入力端子に接続される。ノアゲートNOR1の出
力端子は、アンドゲートAND13ないしAND15の各第１の入
力端子に接続される。

割込信号INT0BないしINT5Bはそれぞれ、フリップフロ
ップFF10ないしFF15の各Ｄ入力端子に入力される。フリ
ップフロップFF10ないしFF15の各Ｑ出力端子はそれぞ
れ、ノアゲートNOR10ないしNOR15の各第２の入力端子に
接続される。

アンドゲートAND11ないしAND15の各出力端子はそれぞ
れ、オアゲートOR1ないしOR5の各第２の入力端子に接続
される。アンドゲートAND10の出力端子は、ノアゲートN
OR10の第１の入力端子及びオアゲートOR1の第１の入力
端子に接続される。オアゲートOR1ないしOR4の各出力端
子はそれぞれ、ノアゲートNOR11ないしNOR14の各第１の
入力端子、並びにオアゲートOR2ないしOR5の各第１の入
力端子に接続される。さらに、オアゲートOR5の出力端
子は、ノアゲートNOR15の第１の入力端子に接続され
る。

ノアゲートNOR10ないしNOR14の出力端子から出力され
る信号はそれぞれ、割込信号INT0BないしINT5Bに対応す
る割込ベクタテーブル16のアドレスを指定するためのア
ドレス信号AD1ないしAD5として割込ベクタテーブル16に
出力される。

ノアゲートNOR10ないしNOR12の各出力端子はそれぞ
れ、ノアゲートNOR21の第１、第２及び第３の入力端子
に接続され、ノアゲートNOR13ないしNOR15の各出力端子
はそれぞれ、ノアゲートNOR22の第１、第２及び第３の
入力端子に接続される。

ノアゲートNOR21の出力端子から出力される信号は割
込受付信号としてアンドゲートAND21の第１の入力端子
及びアンドゲートAND22の第２の入力端子に入力され
る。また、ノアゲートNOR22の出力端子から出力される
信号は割込受付信号としてアンドゲートAND21の第２の
入力端子及びアンドゲートAND22の第一の入力端子に入
力される。

スレーブ割込制御回路2aの割込信号発生回路25aから
出力される下位割込要求信号は、インバータINV1を介し
てアンドゲートAND21の第３の入力端子に入力される。

アンドゲートAND21の出力端子から出力される信号
は、割込要求信号としてCPU3の割込入力端子IRQに入力
される。また、アンドゲートAND22の出力端子から出力
される信号は、下位割込許可信号としてスレーブ割込制
御回路2a内の割込信号発生回路25aに入力される。

以上のように、マスタ割込制御回路１内のマスタレジ
スタ11、マスク制御回路12、割込入力レジスタ13、優先
度制御回路14、及び割込信号発生回路15を構成すること
により、各回路11ないし15は、第１図を参照して上述し
た各回路の動作を行う。

第４図はスレーブ割込制御回路2a及び2b内のマスク制
御回路22a及び22b、割込入力レジスタ23a及び23b、優先
度制御回路24a及び24b、及び割込信号発生回路25a及び2
5bの回路図であり、第４図において、上述の図面と同一
のものについては同一の符号を付している。ここで、ス
レーブ割込制御回路2a及び2bはともに同様に構成され、
第４図において、（ ）内はスレーブ割込制御回路2bの
各回路の符号及び各信号の符号を示す。以下、代表し
て、スレーブ割込制御回路2aの構成について説明する。

第４図において、マスク制御回路22aは５個のインバ
ータINV11ないし15から構成され、割込入力レジスタ23a
は４個の遅延型フリップフロップFF16ないしFF19から構
成される。優先度制御回路24aは３個のアンドゲートAND
17ないしAND19、オアゲートOR7ないしOR9、及びノアゲ
ートNOR16ないしNOR20から構成され、割込信号発生回路
25aは、２個のインバータINV21,INV22、２個のナンドゲ
ートNAND1,NAND2、及びノアゲートNOR23から構成され
る。ここで、フリップフロップFF16ないしFF19の各クロ
ック端子CKに、クロック信号発生器（図示せず。）から
出力されるクロックCK1が入力される。

割込信号INT6BないしINT9Bはそれぞれ、フリップフロ
ップFF16ないしFF19のＤ入力端子に入力される。フリッ
プフロップFF16ないしFF19の各Ｑ出力端子はそれぞれ、
ノアゲートNOR16ないしNOR19の各第２の入力端子に接続
される。

マスタ割込制御回路１内のマスク制御回路12から出力
される下位マスク信号ME1、MSK0及びMSK1は、下位マス
ク信号バス34を介してマスク制御回路22aに入力され
る。ここで、下位マスク信号ME1はインバータINV11を介
してナンドゲートNAND2の第２の入力端子に入力される
とともに、さらに、インバータINV16を介してアンドゲ
ートAND17ないしAND19の各第３の入力端子に入力され
る。また、下位マスク信号MSK0は、インバータINV12を
介してアンドゲートAND18の第２の入力端子に入力され
るとともに、さらに、インバータINV14を介してアンド
ゲートAND17及びAND19の各第２の入力端子に入力され
る。さらに、下位マスク信号MSK1は、インバータINV13
を介してアンドゲートAND19の第１の入力端子に入力さ
れるとともに、さらに、インバータINV15を介してアン
ドゲートAND17及びAND18の各第１の入力端子に入力され
る。

マスタ割込制御回路１内の割込信号発生回路15から出
力される下位割込許可信号は、インバータINV21を介し
て、ノアゲートNOR16の第１の入力端子、オアゲートOR7
の第１の入力端子、及びノアゲートNOR23の第２の入力
端子に入力される。また、スレーブ割込制御回路2b内の
割込信号発生回路25bから出力される下位割込要求信号
は、インバータINV22を介してナンドゲートNAND1の第２
の入力端子に入力される。

アンドゲートAND17ないしAND19の各出力端子はそれぞ
れ、オアゲートOR7ないしOR9の各第２の入力端子に接続
される。オアゲートOR7の出力端子は、ノアゲートNOR17
の第１の入力端子及びオアゲートOR8の第１の入力端子
に接続される。オアゲートOR8の出力端子は、ノアゲー
トNOR18の第１の入力端子及びオアゲートOR9の第１の入
力端子に接続される。オアゲートOR9の出力端子は、ノ
アゲートNOR19の第１の入力端子に接続される。

ノアゲートNOR16ないしNOR18の各出力端子から出力さ
れる信号はそれぞれ、割込信号INT6BないしINT9Bに対応
する割込ベクタテーブル26aのアドレスを指定するため
のアドレス信号AD6ないしAD8として割込ベクタテーブル
26aに出力される。

ノアゲートNOR16ないしNOR19の各出力端子はそれぞ
れ、ノアゲートNOR20の各入力端子に接続される。ノア
ゲートNOR20の出力端子から出力される信号は、割込受
付信号としてナンドゲートNAND1及びNAND2の各第１の入
力端子に入力される。ナンドゲートNAND2の出力端子は
ノアゲートNOR23の第１の入力端子に接続される。

ナンドゲートNAND1の出力端子から出力される信号
は、下位割込要求信号としてマスタ割込制御回路１のマ
スタ割込制御回路１内のマスク制御回路12に入力され
る。また、ノアゲートNOR23の出力端子から出力される
信号は、下位割込許可信号としてスレーブ割込制御回路
2b内の割込信号発生回路25bに入力される。

以上のように、スレーブ割込制御回路2a内のマスク制
御回路22a、割込入力レジスタ23a、優先度制御回路24a
及び割込信号発生回路25aを構成することにより、各回
路22aないし25aは、第１図を参照して上述した各回路の
動作を行う。

なお、スレーブ割込制御回路2b内のマスク制御回路22
b、割込入力レジスタ23b、優先度制御回路24b及び割込
信号発生回路25bは、第４図の回路と同様に構成され、
スレーブ割込制御回路2bの各信号は第４図のスレーブ割
込制御回路2aの各信号と、次のようにとって代わる。す
なわち、割込信号INT6BないしINT9Bはそれぞれ割込信号
INT10BないしINT13Bにとって代わり、下位マスク信号ME
1は下位マスク信号ME2にとって代わる。マスク割込制御
回路１内の割込信号発生回路15から入力される下位割込
許可信号は、スレーブ割込制御回路2a内の割込信号発生
回路25aから入力される下位割込許可信号にとって代わ
り、スレーブ割込制御回路2bから入力される下位割込要
求信号は、Ｌレベルの信号にとって代わる。マスタ割込
制御回路１内の割込信号発生回路15に出力される下位割
込要求信号は、スレーブ割込制御回路2a内の割込信号発
生回路25aに出力される割込要求信号にとって代わる。

以上の実施例において、２個のスレーブ割込制御回路
2a,2bを用いているが、これに限らず、１個又は３個以
上のスレーブ割込制御回路を用いてもよい。なお、３個
以上のスレーブ割込制御回路を用いる場合、マスクデー
タ及び下位マスク信号のビット数がそれぞれ５ビット以
上必要となり、ここで、１個のスレーブ割込制御回路当
り４本の割込入力端子を増加させることができる。３個
目以上のスレーブ割込制御回路はスレーブ割込制御回路
2a,2bと同様に、アドレスバス33b、コントロールバス3
2、及び下位マスク信号バス34を介して各回路に接続さ
れる。

また、各割込制御回路1,2a及び2bの割込入力端子数は
それぞれ上述の６個、４個及び４個に限定されず、任意
の個数を設定してもよい。

以上説明したように、１個のマスタ割込制御回路１に
対して１個以上の任意個のスレーブ割込制御回路2a,2b
を備えることができるので、割込信号の入力数を任意に
設定することができる。また、各割込制御回路1,2a及び
2bは、それぞれ割込ベクタテーブル16,26a及び26bを備
えているので、上述のように間接アドレス方式のシステ
ムに適用することができる。

以上の実施例において、RAM回路４を用いているが、
これに限らず、ROM等の他種のメモリ回路を用いてもよ
い。

［発明の効果］ 以上詳述したように、本発明によれば、マスタ割込制
御回路と、 上記マスタ割込制御回路に接続された少なくとも２つ
の第１と第２のスレーブ割込制御回路とを備え、 上位の第１のスレーブ割込制御回路が下位の第２のス
レーブ割込制御回路に接続され、 最上位の上記マスタ割込制御回路と、上記第１のスレ
ーブ割込制御回路と、上記第２のスレーブ割込制御回路
とにより構成される少なくとも３層の階層構造を有する
間接アドレス方式の割込制御回路装置であって、 上記各割込制御回路は、 入力される複数の割込信号を受信し、受信した複数の
割込信号に対応する複数のベクトルアドレスを発生する
ための割込ベクトルテーブルと、 上記入力される複数の割込信号に応答して、より上位
の割込制御回路から出力されたマスクレベル信号に基づ
いて上記複数の割込信号の受け付けの優先度を制御し、
上記割込信号を受け付けたときに、上記割込ベクトルテ
ーブルを動作状態とする一方、上記割込信号を受け付け
ていないとき、より下位の割込制御回路からの割込要求
信号に応答してより下位の割込制御回路に対して割込許
可信号を出力する制御手段とを備え、 上記マスタ割込制御回路のみ、又は上記マスタ割込制
御回路と１つの上記スレーブ割込制御回路の１組のみを
動作状態する一方、残りの割込制御回路を非動作状態と
するように上記各割込制御回路を制御する。

従って、本発明によれば、複数個の上記割込制御回路
を備えることができるので、任意個の上記割込制御回路
を備え、下位の割込制御回路からの割込要求信号と、下
位の割込制御回路への割込許可信号とを用いることによ
り、それぞれ上位と下位の階層関係で、割込要求信号の
個数を容易に増減させることができる。また、上記各割
込制御回路が入力される割込信号を受信し上記割込信号
に対応したベクタアドレスを発生することができるの
で、間接アドレス方式のシステムに適用することができ
る。さらに、回路構成は、第３の従来例に比較して簡単
であり、割込処理の動作も高速で実行することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例である間接アドレス方式の割
込制御回路の回路図、 第２図は従来例の直接アドレス方式の割込制御回路の回
路図 第３図（Ａ）及び（Ｂ）は第１図のマスタ割込制御回路
内のマスクレジスタ、マスク制御回路、割込入力レジス
タ、優先度制御回路、及び割込信号発生回路の回路図、 第４図は第１図のスレーブ割込制御回路内のマスク制御
回路、割込入力レジスタ、優先度制御回路、及び割込信
号発生回路の回路図である。 １……マスタ割込制御回路、2a,2b……スレーブ割込制
御回路、３……中央演算処理装置（CPU）、４……ラン
ダムアクセスメモリ回路（RAM回路）、12,22a,22b……
マスク制御回路、14,24a,24b……優先度制御回路、16,2
6a,26b……割込ベクタテーブル、19,29a,29b……３ステ
ート出力回路。

フロントページの続き (56)参考文献 特開 昭61−15259（ＪＰ，Ａ) 特開 昭61−220057（ＪＰ，Ａ) 特開 昭61−58037（ＪＰ，Ａ) 特開 昭61−75436（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マスタ割込制御回路と、 上記マスタ割込制御回路に接続された少なくとも２つの
   第１と第２のスレーブ割込制御回路とを備え、 上位の第１のスレーブ割込制御回路が下位の第２のスレ
   ーブ割込制御回路に接続され、 最上位の上記マスタ割込制御回路と、上記第１のスレー
   ブ割込制御回路と、上記第２のスレーブ割込制御回路と
   により構成される少なくとも３層の階層構造を有する間
   接アドレス方式の割込制御回路装置であって、 上記各割込制御回路は、 入力される複数の割込信号を受信し、受信した複数の割
   込信号に対応する複数のベクトルアドレスを発生するた
   めの割込ベクトルテーブルと、 上記入力される複数の割込信号に応答して、より上位の
   割込制御回路から出力されたマスクレベル信号に基づい
   て上記複数の割込信号の受け付けの優先度を制御し、上
   記割込信号を受けたときに、上記割込ベクトルテーブル
   を動作状態とする一方、上記割込信号を受け付けていな
   いとき、より下位の割込制御回路からの割込要求信号に
   応答してより下位の割込制御回路に対して割込許可信号
   を出力する制御手段とを備え、 上記マスタ割込制御回路のみ、又は上記マスタ割込制御
   回路と１つの上記スレーブ割込制御回路の１組のみを動
   作状態する一方、残りの割込制御回路を非動作状態とす
   るように上記各割込制御回路を制御することを特徴とす
   る間接アドレス方式の割込制御回路装置。