JP2680010B2 - ハッシュビットアレイ構成方法 - Google Patents
ハッシュビットアレイ構成方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のデータ集合からハッシングを用いて
値の等しいデータを検索するデータ検索装置に係り、特
に、ハッシング値を格納する複数のビットアレイ（１ビ
ットのビット列）をメモリ上に形成する場合に好適なハ
ッシュビットアレイ構成方法に関する。 〔従来の技術〕 データベース処理の分野において、レコードの検索処
理は最も基本的な処理であるが、該検索処理の一つに、
複数、特に２つのレコード集合からキー（レコードの項
目の内、検索対象となる項目）の値の一致するレコード
を各々の集合から見いだす処理がある。従来、この種検
索処理の高速化のため、ハッシュ化ビットアレイの手法
がしばしば用いられる。 第５図はハッシュ化ビットアレイの手法を説明する図
であって、501はレコード集合Ａ、502はレコード集合
Ｂ、503はハッシング回路、504,505はビットアレイ（１
ビットのビット列）、506はレコード集合Ａの設定操作
パス、507はレコード集合Ｂの参照操作パス、508はレコ
ード集合Ｂの設定操作パス、509はレコード集合Ａの参
照操作パス、510はレコード集合Ｂで参照の結果残った
レコード、511はレコード集合Ａで参照の結果残ったレ
コードである。 ２つのレコード集合A,B間でキー値の一致するレコー
ド検索処理は以下の手順で行う。 ２つのビットアレイ504,505の全ビットに“0"を書
込む（ビットアレイの初期化）。 レコード集合Ａの各レコードについて、そのキーを
ハッシング回路503にてハッシングし、該ハッシング値
を番地とするビットアレイａのビット位置に“1"を書込
む（パス506;レコード集合Ａの設定）。 レコード集合Ｂの各レコードについて、そのキーを
と同様にハッシング回路503にてハッシングし、該ハ
ッシング値を番地とするビットアレイａのビット位置を
見る（パス507;レコード集合Ｂの参照）。該位置が“1"
であれば、該レコードは、レコード集合Ａのレコードの
いずれかと一致する可能性があるので抽出しておく。レ
コード510は、これを示したものである。該参照処理と
同時に、同ハッシング値を番地とするビットアレイｂの
ビット位置に“1"を書込む（パス508;レコード集合Ｂの
設定）。 レコード集合Ａの各レコードについて、そのキーを
再びハッシングし、該ハッシング値を番地とするビット
アレイｂのビット位置を見る（パス509;レコード集合Ａ
の参照）。該位置が“1"であれば、該レコードは、レコ
ード集合ｂのレコードのいずれかと一致する可能性があ
るので抽出しておく。レコード511はこれを示したもの
である。，で各々レコード集合A,Bから抽出しておいた
レコードのキー値を突合せ、レコードA,Bの各々からキ
ー値の一致するレコード値を求める。第５図の例の場
合、このようにして「山田 庶務」、「鈴木 設計」の
各レコードが検索される。 なお、ハッシュ化ビットアレイ手法については、例え
ば、D.R.McGregor,R.G.Thomson,W.N.Dawson,“High Per
formance Hardware for Database Systems",Systems fo
r Large Data Bases,pp103−116,North−Holland Publi
shing Company,1976に記載されている。 〔発明が解決しようとする問題点〕 従来技術においては、ハッシング値を格納するビット
アレイは１ビットのビット列をデータ集合毎に独立に用
意していたゝめ、次のような問題があった。 （ａ） 上記手順において、参照、設定毎にビットア
レイをアクセスしなければならない。特に、ビットアレ
イは一般のデータを記憶しているメモリ上に作成する等
の理由で、メモリへの読出し、書込み幅の語単位とする
場合、ビットアレイａの参照のためにメモリ読出しを１
回、ビットアレイｂの設定のためには、ハッシュ値に対
応するビットを含む語をメモリから読出し、該語のハッ
シング値に対応するビットを書替えた後、再び、メモリ
に書込む必要があり、このためにメモリ読出し、書込み
を各１回ずつ、合計、上記手順におけるメモリアクセ
ス回数は、３回必要になる。この処理をビットアレイご
と逐次に行っていたのでは処理に時間がかゝる。また
は、ビットアレイごとにアクセス回路を用意すると、ア
クセス回数は２回で済むが、ビットアレイごとに独立な
メモリとアクセス回路が必要であり、ハード量が増加す
る。 （ｂ） ビットアレイの初期化はビットアレイごと独立
に行う必要がある。即ち、２つのビットアレイの番地を
管理する必要がある。 本発明の目的は、複数のデータ集合からハッシングを
用いて値の等しいデータを検索するデータ検索装置にお
いて、ハッシング値を格納する複数のビットアレイの同
一番地に対する同一アクセス処理を、少ないアクセス回
数、少ないハード量で実現し、さらに、該複数のビット
アレイの初期化処理制御を容易にすることにある。 〔問題点を解決するための手段〕 上記目的は、各データ集合（レコード集合）に対応す
るハッシュ化ビットアレイを、１セルの大きさをｍ・ｎ
ビット（ｍはビットアレイの個数、ｎは自然数）とし、
１セルの各ｎビットに各ビットアレイを対応させるよう
に、該セルを単位にメモリ上に構成することにより、達
成される。 〔作 用〕 複数のビットアレイの同一番地に対する同一アクセス
は、各ビットアレイのｎビットをまとめたセルを単位と
してアクセスした後、セル内の各ビットアレイ対応のビ
ットを処理することで行う。こうすることにより、メモ
リへのアクセスは簡易なアクセス回路で、かつ、１回の
アクセスで済む。 例えば、先の例で、語単位のアクセス幅をメモリを用
いた場合、上記手順を行うには、２つのビットアレイ
に対する参照、設定処理のためのメモリ読出し処理は、
番地が同一であるから、１回でよい。さらに、設定のた
めのメモリ書込みが必要であるから、手順のためには
合計２回のメモリアクセスでよい。この際用いるアクセ
ス回路は１個である。 また、ビットアレイの初期化時、セル単位で初期化す
ればよいので、複数のビットアレイを別々にではなく、
一度に初期化できる。 〔実施例〕 以下、本発明の一実施例について図面により説明す
る。 第１図は本発明を用いたデータ検索装置の構成ブロッ
ク図であり、110はハッシング回路、111はビットアレイ
設定参照回路、112はメモリである。ハッシング回路110
はレコード集合のキーの値をハッシングし、ハッシング
値を出力する回路であり、マイクロプロセッサ等で実現
できる。ビットアレイ設定参照回路111はハッシング回
路110で生成されたハッシング値を基にメモリ112をアク
セスし、ハッシング値に対応するビットの設定、ビット
の参照を行う回路である。メモリ112はハッシング回路1
10で生成されたハッシング値で番地付される複数のビッ
トアレイ（ビット列）を格納する。 第２図はビットアレイのメモリ112上への構成方法を
説明する図であって、こゝには２つのレコード集合に対
応する２個のビットアレイを、各ビットアレイの１ビッ
トずつをまとめて１セルとしてメモリ上に構成する場合
を示している。200はビットアレイ（ビット列）、201は
ビットアレイの１セル（本例では２ビット）、202はセ
ルの番号、203は一方のビットアレイに対応するビッ
ト、204は他方のビットアレイに対応するビットであ
る。あるビットアレイの特定ビットをアクセスするに
は、まず１つのセル201をアクセスし、次に該セル内の
ビット203,204のいずれかを選択する。 第３図は第２図のビットアレイ200を具体的にメモリ1
12上に構成した図を示したもので、本例では、１語２バ
イト幅でアクセスするメモリ112上に構成する場合を示
している。即ち、１語（２バイト）は各々２ビット構成
の８個のセル201からなり、そのうちの各ビット203には
一方のビットアレイが、各ビット204には他方のビット
アレイが格納される。 第４図はビットアレイ設定参照回路111の構成例を示
したものであり、１語を２バイト、各バイトを４つのセ
ル、各セルを２つのビットアレイに対応する２ビットか
ら構成する場合を示している。400はハッシング回路110
でハッシングした結果を格納するレジスタ、401はメモ
リ112への番地端子、402はメモリ112から読出した１語
の中から設定或いは参照するビットが含まれるバイトを
選択するバイト選択信号であり、本例では１語２バイト
であるので、レジスタ400から１ビット抽出したもの、4
03はバイト選択信号402で選択されたバイトの中から設
定或いは参照するビットが含まれるセルを選択するセル
選択信号であり、本例では１バイト４セルであるので、
レジスタ400から２ビット抽出したものである。404は２
つのビットアレイと２つのレコード集合間の対応を設
定、参照操作の切れ目で切替えるビットアレイ切替え信
号（１ビット）を受取るビットアレイ切替信号端子であ
る。405はバイト選択回路、406はセル選択回路、407は
ビット切替え回路、408はセル組立回路、409はバイト組
立回路である。410はメモリ112へのデータ端子、411は
参照結果出力端子、412はビット切替え回路407を構成し
ている２×２スイッチである。 以下、本実施例において、第５図に示したレコード集
合Ｂに対する２つのビットアレイa,bへの設定、参照の
同時操作（先の検索手順）がどのようにして行われる
か説明する。 今、２つのビットアレイa,bの全ビット、即ち、セル2
01のビット203,204の全てに“0"が書込まれた後（検索
手順）、一方のレコード集合Ａの各レコードについ
て、そのキーをハッシング回路110でハッシングし、該
当ビットアレイａのビット位置（各セル201におけるビ
ット203の該当のもの）に“1"が書込まれているとする
（検索手順）。また、検索手順が終了し、次の検索
手順に移行するとき、ビットアレイ切替え信号端子40
4の切替え信号により、ビット切替え回路407内のスイッ
チ412が第４図の破線のように接続されているものとす
る。すなわち、ビットアレイ切替え信号はスイッチ412
の上側のビットが参照操作用に、下側のビットが設定操
作用に接続されている。 （ａ） レコード集合Ｂの各レコード中のキーをハッシ
ング回路110を用いてハッシングし、その結果をビット
アレイ設定参照回路111のレジスタ400に格納する。 （ｂ） レジスタ400の下３ビットを除いた部分を番地
として、メモリ112をアクセスし、１語（２バイト）読
出す。 （ｃ） メモリ112より読出された語は端子410から入力
され、バイト選択回路405でハッシング値に対応するセ
ルを含むバイトを選択し、セル選択回路406で対応する
セルを選択する。この時、レジスタ400の下から３ビッ
ト目がバイト選択信号402として、又、レジスタ400の下
２ビットがセル選択信号として用いられる。 （ｄ） ビット切替え回路407では、１セルの中の上ビ
ット（ビットアレイａに対応するビット203）に対して
はビットの参照を行い、参照結果を端子411を通じて装
置外に報告する。すなわち、参照結果、該ビットが“1"
であれば、端子411には“1"が、“0"であれば、“0"が
出力される。対応するレコードの抽出は本装置外で行
う。一方、１セルの下ビット（ビットアレイｂに対応す
るビット204）に対しては“1"を設定する。 （ｅ） セル組立回路408で、（ｄ）で設定したセルと
それ以外の３セルから１バイトを組立て、バイト組立回
路409で同様に１語を組立てる。 （ｆ） 設定操作結果を端子410からメモリ112へ書込
む。この時の番地は（ｂ）と同様である。 これから明らかなように、２つのビットアレイa,bに
対して設定、参照操作を行う際、２つのビットに対応す
るセルを単位にメモリにアクセスしているため、各１回
の読出し、書込み、合計２回のメモリアクセスだけで済
み、かつ、アクセス回路（第４図ではメモリへのデータ
端子410のみ示している）は１つでよい。従来の技術で
は３回のアクセス、または、２つの独立なアクセス回路
を用いて２回のアクセスが必要であるのに比べ、少ない
アクセス回路で高速な処理ができる。 また、２つのビットアレイa,bの初期設定を行うに
は、バイト組立回路409内の全てのセレクタのイネーブ
ルをオフとし（端子410から“0"が出力される状態にな
る）、レジスタ400の番地出力部分を“0"から数え上げ
ながら端子401から番地を供給し、メモリ112に語単位で
“0"を書込む。したがって、２つのビットアレイa,bを
一度に初期化でき、従来、２つ別々に初期化していたの
に比べ、制御が容易になる。 なお、本実施例では、２つのビットアレイを、各ビッ
トアレイの１ビットずつをまとめて１セルとしてメモリ
上に構成する場合について説明したが、３つ以上のビッ
トアレイ、及び、２ビット以上ずつまとめて１セルとし
て構成する場合にも容易に拡張できる。一般に、データ
検索する際のｍ本のビットアレイについて、１セルをｍ
・ｎビットで構成し、１セルの各ｎビットに各ビットア
レイを対応させるようにしてメモリ上に構成することが
できる。 〔発明の効果〕 以上説明したように、本発明によれば、複数のビット
アレイをセルを単位に１つのメモリ上にまとまって構成
することできるため、各ビットアレイを同一番地で同一
アクセスする際、１つのアクセス回路でメモリに１回ア
クセスするだけで済み、複数のビットアレイへのアクセ
ス時間の短縮が図れるとゝも、複数ビットアレイの初期
化（零化）制御も容易になる。特に、複数のビットアレ
イを一般のデータを記憶しているメモリ上に構成するな
どの理由で、語単位でアクセスする場合においては、ビ
ットアレイの設定のためにはメモリの書込みばかりでな
く、読出しも必要であり、アクセス回数が増加するの
で、１回のアクセスで済む本発明の効果は大きい。
値の等しいデータを検索するデータ検索装置に係り、特
に、ハッシング値を格納する複数のビットアレイ（１ビ
ットのビット列）をメモリ上に形成する場合に好適なハ
ッシュビットアレイ構成方法に関する。 〔従来の技術〕 データベース処理の分野において、レコードの検索処
理は最も基本的な処理であるが、該検索処理の一つに、
複数、特に２つのレコード集合からキー（レコードの項
目の内、検索対象となる項目）の値の一致するレコード
を各々の集合から見いだす処理がある。従来、この種検
索処理の高速化のため、ハッシュ化ビットアレイの手法
がしばしば用いられる。 第５図はハッシュ化ビットアレイの手法を説明する図
であって、501はレコード集合Ａ、502はレコード集合
Ｂ、503はハッシング回路、504,505はビットアレイ（１
ビットのビット列）、506はレコード集合Ａの設定操作
パス、507はレコード集合Ｂの参照操作パス、508はレコ
ード集合Ｂの設定操作パス、509はレコード集合Ａの参
照操作パス、510はレコード集合Ｂで参照の結果残った
レコード、511はレコード集合Ａで参照の結果残ったレ
コードである。 ２つのレコード集合A,B間でキー値の一致するレコー
ド検索処理は以下の手順で行う。 ２つのビットアレイ504,505の全ビットに“0"を書
込む（ビットアレイの初期化）。 レコード集合Ａの各レコードについて、そのキーを
ハッシング回路503にてハッシングし、該ハッシング値
を番地とするビットアレイａのビット位置に“1"を書込
む（パス506;レコード集合Ａの設定）。 レコード集合Ｂの各レコードについて、そのキーを
と同様にハッシング回路503にてハッシングし、該ハ
ッシング値を番地とするビットアレイａのビット位置を
見る（パス507;レコード集合Ｂの参照）。該位置が“1"
であれば、該レコードは、レコード集合Ａのレコードの
いずれかと一致する可能性があるので抽出しておく。レ
コード510は、これを示したものである。該参照処理と
同時に、同ハッシング値を番地とするビットアレイｂの
ビット位置に“1"を書込む（パス508;レコード集合Ｂの
設定）。 レコード集合Ａの各レコードについて、そのキーを
再びハッシングし、該ハッシング値を番地とするビット
アレイｂのビット位置を見る（パス509;レコード集合Ａ
の参照）。該位置が“1"であれば、該レコードは、レコ
ード集合ｂのレコードのいずれかと一致する可能性があ
るので抽出しておく。レコード511はこれを示したもの
である。，で各々レコード集合A,Bから抽出しておいた
レコードのキー値を突合せ、レコードA,Bの各々からキ
ー値の一致するレコード値を求める。第５図の例の場
合、このようにして「山田 庶務」、「鈴木 設計」の
各レコードが検索される。 なお、ハッシュ化ビットアレイ手法については、例え
ば、D.R.McGregor,R.G.Thomson,W.N.Dawson,“High Per
formance Hardware for Database Systems",Systems fo
r Large Data Bases,pp103−116,North−Holland Publi
shing Company,1976に記載されている。 〔発明が解決しようとする問題点〕 従来技術においては、ハッシング値を格納するビット
アレイは１ビットのビット列をデータ集合毎に独立に用
意していたゝめ、次のような問題があった。 （ａ） 上記手順において、参照、設定毎にビットア
レイをアクセスしなければならない。特に、ビットアレ
イは一般のデータを記憶しているメモリ上に作成する等
の理由で、メモリへの読出し、書込み幅の語単位とする
場合、ビットアレイａの参照のためにメモリ読出しを１
回、ビットアレイｂの設定のためには、ハッシュ値に対
応するビットを含む語をメモリから読出し、該語のハッ
シング値に対応するビットを書替えた後、再び、メモリ
に書込む必要があり、このためにメモリ読出し、書込み
を各１回ずつ、合計、上記手順におけるメモリアクセ
ス回数は、３回必要になる。この処理をビットアレイご
と逐次に行っていたのでは処理に時間がかゝる。また
は、ビットアレイごとにアクセス回路を用意すると、ア
クセス回数は２回で済むが、ビットアレイごとに独立な
メモリとアクセス回路が必要であり、ハード量が増加す
る。 （ｂ） ビットアレイの初期化はビットアレイごと独立
に行う必要がある。即ち、２つのビットアレイの番地を
管理する必要がある。 本発明の目的は、複数のデータ集合からハッシングを
用いて値の等しいデータを検索するデータ検索装置にお
いて、ハッシング値を格納する複数のビットアレイの同
一番地に対する同一アクセス処理を、少ないアクセス回
数、少ないハード量で実現し、さらに、該複数のビット
アレイの初期化処理制御を容易にすることにある。 〔問題点を解決するための手段〕 上記目的は、各データ集合（レコード集合）に対応す
るハッシュ化ビットアレイを、１セルの大きさをｍ・ｎ
ビット（ｍはビットアレイの個数、ｎは自然数）とし、
１セルの各ｎビットに各ビットアレイを対応させるよう
に、該セルを単位にメモリ上に構成することにより、達
成される。 〔作 用〕 複数のビットアレイの同一番地に対する同一アクセス
は、各ビットアレイのｎビットをまとめたセルを単位と
してアクセスした後、セル内の各ビットアレイ対応のビ
ットを処理することで行う。こうすることにより、メモ
リへのアクセスは簡易なアクセス回路で、かつ、１回の
アクセスで済む。 例えば、先の例で、語単位のアクセス幅をメモリを用
いた場合、上記手順を行うには、２つのビットアレイ
に対する参照、設定処理のためのメモリ読出し処理は、
番地が同一であるから、１回でよい。さらに、設定のた
めのメモリ書込みが必要であるから、手順のためには
合計２回のメモリアクセスでよい。この際用いるアクセ
ス回路は１個である。 また、ビットアレイの初期化時、セル単位で初期化す
ればよいので、複数のビットアレイを別々にではなく、
一度に初期化できる。 〔実施例〕 以下、本発明の一実施例について図面により説明す
る。 第１図は本発明を用いたデータ検索装置の構成ブロッ
ク図であり、110はハッシング回路、111はビットアレイ
設定参照回路、112はメモリである。ハッシング回路110
はレコード集合のキーの値をハッシングし、ハッシング
値を出力する回路であり、マイクロプロセッサ等で実現
できる。ビットアレイ設定参照回路111はハッシング回
路110で生成されたハッシング値を基にメモリ112をアク
セスし、ハッシング値に対応するビットの設定、ビット
の参照を行う回路である。メモリ112はハッシング回路1
10で生成されたハッシング値で番地付される複数のビッ
トアレイ（ビット列）を格納する。 第２図はビットアレイのメモリ112上への構成方法を
説明する図であって、こゝには２つのレコード集合に対
応する２個のビットアレイを、各ビットアレイの１ビッ
トずつをまとめて１セルとしてメモリ上に構成する場合
を示している。200はビットアレイ（ビット列）、201は
ビットアレイの１セル（本例では２ビット）、202はセ
ルの番号、203は一方のビットアレイに対応するビッ
ト、204は他方のビットアレイに対応するビットであ
る。あるビットアレイの特定ビットをアクセスするに
は、まず１つのセル201をアクセスし、次に該セル内の
ビット203,204のいずれかを選択する。 第３図は第２図のビットアレイ200を具体的にメモリ1
12上に構成した図を示したもので、本例では、１語２バ
イト幅でアクセスするメモリ112上に構成する場合を示
している。即ち、１語（２バイト）は各々２ビット構成
の８個のセル201からなり、そのうちの各ビット203には
一方のビットアレイが、各ビット204には他方のビット
アレイが格納される。 第４図はビットアレイ設定参照回路111の構成例を示
したものであり、１語を２バイト、各バイトを４つのセ
ル、各セルを２つのビットアレイに対応する２ビットか
ら構成する場合を示している。400はハッシング回路110
でハッシングした結果を格納するレジスタ、401はメモ
リ112への番地端子、402はメモリ112から読出した１語
の中から設定或いは参照するビットが含まれるバイトを
選択するバイト選択信号であり、本例では１語２バイト
であるので、レジスタ400から１ビット抽出したもの、4
03はバイト選択信号402で選択されたバイトの中から設
定或いは参照するビットが含まれるセルを選択するセル
選択信号であり、本例では１バイト４セルであるので、
レジスタ400から２ビット抽出したものである。404は２
つのビットアレイと２つのレコード集合間の対応を設
定、参照操作の切れ目で切替えるビットアレイ切替え信
号（１ビット）を受取るビットアレイ切替信号端子であ
る。405はバイト選択回路、406はセル選択回路、407は
ビット切替え回路、408はセル組立回路、409はバイト組
立回路である。410はメモリ112へのデータ端子、411は
参照結果出力端子、412はビット切替え回路407を構成し
ている２×２スイッチである。 以下、本実施例において、第５図に示したレコード集
合Ｂに対する２つのビットアレイa,bへの設定、参照の
同時操作（先の検索手順）がどのようにして行われる
か説明する。 今、２つのビットアレイa,bの全ビット、即ち、セル2
01のビット203,204の全てに“0"が書込まれた後（検索
手順）、一方のレコード集合Ａの各レコードについ
て、そのキーをハッシング回路110でハッシングし、該
当ビットアレイａのビット位置（各セル201におけるビ
ット203の該当のもの）に“1"が書込まれているとする
（検索手順）。また、検索手順が終了し、次の検索
手順に移行するとき、ビットアレイ切替え信号端子40
4の切替え信号により、ビット切替え回路407内のスイッ
チ412が第４図の破線のように接続されているものとす
る。すなわち、ビットアレイ切替え信号はスイッチ412
の上側のビットが参照操作用に、下側のビットが設定操
作用に接続されている。 （ａ） レコード集合Ｂの各レコード中のキーをハッシ
ング回路110を用いてハッシングし、その結果をビット
アレイ設定参照回路111のレジスタ400に格納する。 （ｂ） レジスタ400の下３ビットを除いた部分を番地
として、メモリ112をアクセスし、１語（２バイト）読
出す。 （ｃ） メモリ112より読出された語は端子410から入力
され、バイト選択回路405でハッシング値に対応するセ
ルを含むバイトを選択し、セル選択回路406で対応する
セルを選択する。この時、レジスタ400の下から３ビッ
ト目がバイト選択信号402として、又、レジスタ400の下
２ビットがセル選択信号として用いられる。 （ｄ） ビット切替え回路407では、１セルの中の上ビ
ット（ビットアレイａに対応するビット203）に対して
はビットの参照を行い、参照結果を端子411を通じて装
置外に報告する。すなわち、参照結果、該ビットが“1"
であれば、端子411には“1"が、“0"であれば、“0"が
出力される。対応するレコードの抽出は本装置外で行
う。一方、１セルの下ビット（ビットアレイｂに対応す
るビット204）に対しては“1"を設定する。 （ｅ） セル組立回路408で、（ｄ）で設定したセルと
それ以外の３セルから１バイトを組立て、バイト組立回
路409で同様に１語を組立てる。 （ｆ） 設定操作結果を端子410からメモリ112へ書込
む。この時の番地は（ｂ）と同様である。 これから明らかなように、２つのビットアレイa,bに
対して設定、参照操作を行う際、２つのビットに対応す
るセルを単位にメモリにアクセスしているため、各１回
の読出し、書込み、合計２回のメモリアクセスだけで済
み、かつ、アクセス回路（第４図ではメモリへのデータ
端子410のみ示している）は１つでよい。従来の技術で
は３回のアクセス、または、２つの独立なアクセス回路
を用いて２回のアクセスが必要であるのに比べ、少ない
アクセス回路で高速な処理ができる。 また、２つのビットアレイa,bの初期設定を行うに
は、バイト組立回路409内の全てのセレクタのイネーブ
ルをオフとし（端子410から“0"が出力される状態にな
る）、レジスタ400の番地出力部分を“0"から数え上げ
ながら端子401から番地を供給し、メモリ112に語単位で
“0"を書込む。したがって、２つのビットアレイa,bを
一度に初期化でき、従来、２つ別々に初期化していたの
に比べ、制御が容易になる。 なお、本実施例では、２つのビットアレイを、各ビッ
トアレイの１ビットずつをまとめて１セルとしてメモリ
上に構成する場合について説明したが、３つ以上のビッ
トアレイ、及び、２ビット以上ずつまとめて１セルとし
て構成する場合にも容易に拡張できる。一般に、データ
検索する際のｍ本のビットアレイについて、１セルをｍ
・ｎビットで構成し、１セルの各ｎビットに各ビットア
レイを対応させるようにしてメモリ上に構成することが
できる。 〔発明の効果〕 以上説明したように、本発明によれば、複数のビット
アレイをセルを単位に１つのメモリ上にまとまって構成
することできるため、各ビットアレイを同一番地で同一
アクセスする際、１つのアクセス回路でメモリに１回ア
クセスするだけで済み、複数のビットアレイへのアクセ
ス時間の短縮が図れるとゝも、複数ビットアレイの初期
化（零化）制御も容易になる。特に、複数のビットアレ
イを一般のデータを記憶しているメモリ上に構成するな
どの理由で、語単位でアクセスする場合においては、ビ
ットアレイの設定のためにはメモリの書込みばかりでな
く、読出しも必要であり、アクセス回数が増加するの
で、１回のアクセスで済む本発明の効果は大きい。
【図面の簡単な説明】
第１図は本発明を適用したデータ検索装置の一実施例の
ブロック図、第２図は本発明によるビットアレイのメモ
リ上への構成方法を説明する図、第３図はビットアレイ
のメモリ上への具体的構成例を示す図、第４図は第１図
におけるビットアレイ設定参照回路の構成例を示す図、
第５図はハッシュ化ビットアレイ手法を説明する図であ
る。 110……ハッシング回路、 111……ビットアレイ設定参照回路、 112……ビット列を格納するメモリ、 200……ビットアレイ（ビット列）、 201……ビットアレイの１セル、 202……セルの番号、 203……一方のビットアレイに対応するビット、 204……他方のビットアレイに対応するビット。
ブロック図、第２図は本発明によるビットアレイのメモ
リ上への構成方法を説明する図、第３図はビットアレイ
のメモリ上への具体的構成例を示す図、第４図は第１図
におけるビットアレイ設定参照回路の構成例を示す図、
第５図はハッシュ化ビットアレイ手法を説明する図であ
る。 110……ハッシング回路、 111……ビットアレイ設定参照回路、 112……ビット列を格納するメモリ、 200……ビットアレイ（ビット列）、 201……ビットアレイの１セル、 202……セルの番号、 203……一方のビットアレイに対応するビット、 204……他方のビットアレイに対応するビット。
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(72)発明者 清水 尚彦
神奈川県秦野市堀山下１番地 株式会社
日立製作所神奈川工場内
(72)発明者 武田 英昭
東京都千代田区内幸町１丁目１番６号
日本電信電話株式会社内
(72)発明者 佐藤 哲司
東京都千代田区内幸町１丁目１番６号
日本電信電話株式会社内
(72)発明者 速水 治夫
東京都千代田区内幸町１丁目１番６号
日本電信電話株式会社内
(56)参考文献 特開 昭59−139444（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数のデータ集合からハッシングを用いて値の等し
いデータを検索するデータ検索装置において、各データ
集合について、ハッシング値で番地付けされる複数のビ
ットアレイを、ｍ・ｎビット（m:ビットアレイの個数
で、自然数、n:自然数）からなるセルを単位とし、１セ
ルの各ｎビットを各ビットアレイに対応させるように、
メモリ上に構成することを特徴とするハッシュビットア
レイ構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331330A JP2680010B2 (ja) | 1987-12-26 | 1987-12-26 | ハッシュビットアレイ構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331330A JP2680010B2 (ja) | 1987-12-26 | 1987-12-26 | ハッシュビットアレイ構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171022A JPH01171022A (ja) | 1989-07-06 |
| JP2680010B2 true JP2680010B2 (ja) | 1997-11-19 |
Family
ID=18242476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331330A Expired - Fee Related JP2680010B2 (ja) | 1987-12-26 | 1987-12-26 | ハッシュビットアレイ構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680010B2 (ja) |
-
1987
- 1987-12-26 JP JP62331330A patent/JP2680010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171022A (ja) | 1989-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |