JP2676609B2 - Data transmission method - Google Patents
Data transmission methodInfo
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主制御装置と複数の従装置との間でデータ伝
送を行う際のデータ伝送方式に関する。
（従来の技術）
一般に，主制御装置（以下メインCPUという）から従
装置（以下デバイスCPUという）に複数のデータを伝送
する際，メインCPUからまず第１のデータをデバイスCPU
に送出して，デバイスCPUから第１のデータに対する処
理完了報告を（ステータス信号）を受けると，第２のデ
ータを送出し，以後同様にしてステータス信号を受けて
次のデータを送出している。
また，複数のデータをメインCPUから複数のデバイスC
PUに対して送出する場合，第１のデバイスCPUに対する
データ伝送が完了した後，順次第2,第3,…のデバイスCP
Uに対するデータ伝送を行っている。この際メインCPUか
らデータを送出すると，タイマーによってカウントを開
始し，所定の時間経過してもステータス信号が得られな
い場合，当該デバイスCPUはエラーであると判定してい
る。
ところで，上述のデータ伝送はメインCPUに割込み処
理を発生させて行う。つまり，メインCPUはまず割込み
レベルで第１のデバイスCPUに対して第１のデータを送
出した後，通常の処理（データ伝送以外の処理，ベース
レベル）にもどり，予め定められた時間がタイマでカウ
ントされると，再び割込みレベルとなり，この第１のデ
バイスCPUからのステータスを受ける。このステータス
がよければ，第２のデータを送出する。このようにし
て，第１のデバイスCPUに対するデータ伝送が終了する
と，次に第２のデバイスCPUに対して同様にしてデータ
を送出する。
（発明が解決しようとする問題点）
ところで，上述の従来のデータ伝送方式では，複数の
デバイスCPUにデータを伝送する際，第１のデバイスCPU
に対するデータ伝送が完了すると，次に第２のデバイス
CPUにデータ伝送を行っているため，つまり，一つのデ
バイスCPUに対するデータ伝送が完了しないと、他のデ
バイスCPUに対してデータ伝送を開始しないから，伝送
時間が極めて大きくなるという問題点がある。またデー
タ伝送中にたびたびベースレベルに戻るから，ひんぱん
に割込み処理を行わなければならないという問題点があ
る。
（問題点を解決するための手段）
本発明によるデータ伝送方式は，メインCPUと，この
メインCPUに接続された複数のデバイスCPUとを備え，メ
インCPUがデバイスCPUのおのおのと複数回のデータ伝送
を行うデータ伝送システムにおいて，所定の時間を計時
するタイマと，デバイスCPUの異常を示すフラグ情報を
デバイスCPUに対応させて記憶するメモリとを有し，メ
インCPUは複数のデバイスCPUに対して順次第１のデータ
を送出して，タイマをセットする第１の手段と，デバイ
スCPUからのステータスを順次受け，該ステータスが異
常であると，デバイスCPUに対応してメモリにフラグ情
報を格納し，一方該ステータスが正常であると，対応す
るデバイスCPUに第２のデータを送出する第２の手段
と，メモリに前記フラグ情報が格納されていると，タイ
マがカウントアップしているかどうかを判定する第３の
手段とを有し，第３の手段によってタイマがカウントア
ップしていないと判定されると，前記第２の手段によっ
て再び処理が実行され，一方，タイマがカウントアップ
していると，該フラグ情報に対応するデバイスCPUをエ
ラーと判定して該エラーのデバイスCPUを実質的に切り
離すようにしたことを特徴としている。
（実施例）
以下本発明について実施例によって説明する。
まず，第１図を参照して本発明が適用される情報伝送
システムについて説明する。
メインCPU1からのコントロールバス1a,データバス1b,
及びアドレスバス1cにはメモリ2,タイマ3,バスドライバ
4,及び選択回路（select回路）５が接続され，バスドラ
イバ４からのデバイスCPUデータバス4a及びデバイスCPU
コントロールバス4bにはデバイスCPU61,62,63及び64が
接続されている。一方，選択回路５はデバイスCPU選択
信号線5aを介してデバイスCPU61〜64に接続されてい
る。
ここで，第２図も参照して，メインCPU1からデバイス
CPU61〜64に対してデータを送出する際，メインCPU1は
アドレスバス1cを介してアドレス信号を送出し，バスド
ライバ４及び選択回路５を指定するとともにコントロー
ルバス1aを介して制御信号が送出され，バスドライバ４
及び選択回路５が駆動される。選択回路５にはメインCP
U1からデータバス1bを介して指定デバイスCPUデータが
送られ，この指定デバイスCPUデータに基づいて選択信
号を指定デバイスCPUデータで指定されたデバイスCPUに
送る。一方，バスドライバ４にはメインCPU1からデバイ
スCPUで処理すべきデータが送られ，バスドライバ４は
このデータをデバイスCPUデータバス4aを介して送ると
ともに，デバイスCPUコントロールバス4bを介して制御
信号を送る。
メインCPU1は指定デバイスCPUデータでまずデバイスC
PU61を選択して，バスドライバ４を介してデバイスCPU6
1にデータを送る。次に，指定デバイスCPUデータでデバ
イスCPU62を選択して，デバイスCPU62にデータを送る。
そして，このようにして，順次デバイスCPU61〜64にデ
ータを送る（ステップ201）。デバイスCPU61〜64にデー
タの送出が終了すると（ステップ202），メインCPU1は
アドレスバス1cを介して監視タイマ３を指定し，コント
ロールバス1aからの制御信号により，データバス1bを介
して送られてくる所定の時間（タイマ値）を監視タイマ
３にセットして，計時を開始する（ステップ203）。
デバイスCPU61〜64では受信したデータを処理する
と，所定のステータス情報を送出する。このステータス
情報はバスドライバ４を介してメインCPU1に送られる。
メインCPU1は順次デバイスCPU61〜64のステータス報告
を受ける。例えば，まず，デバイスCPU61からのステー
タス情報を解析して（ステップ204），その結果，良好
であれば，デバイスCPU61に第２のデータを送出する
（ステップ205）。一方，ステータス情報が不良である
と，メインCPU1はアドレスバス1cを介してメモリ２の所
定アドレスを指定し，コントロールバス1aからの制御信
号により，データバス1bを介してデバイスCPU61に対応
させて，メモリ２にフラグを格納する（ステップ20
6）。その後，デバイスCPU61〜64について上述のステッ
プ204〜206が終了したかを判断し（ステップ207），終
っていなければ，同様の処理を行う。
デバイスCPU61〜64のステータス情報に対する処理が
終了すると，メインCPU1はメモリ２にフラグ情報がセッ
トされているかどうかを調べ（ステップ208），フラグ
情報がセットされていると，次に監視タイマ３がカウン
トアップしているかどうかを調べる（ステップ209）。
その結果，監視タイマ３がカウントアップしていなけれ
ば，セットされたフラグ情報に対応するデバイスCPUに
対してステップ204〜208を実行する。一方，監視タイマ
３がカウントアップしていれば，セットされたフラグ情
報に対応するデバイスCPUをエラーとして実質的にシス
テムから切り放す。ステップ208でフラグ情報がセット
されていなければ，処理を終了する。
上述の実施例では,4台のデバイスCPUを備える伝送シ
ステムについて説明したが，複数台のデバイスCPUを備
えるシステムについても同様である。また，上述の実施
例では第１及び第２のデータをデバイスCPUに対して送
る場合についても同様に行えばよい。
（発明の効果）
以上説明したように，本発明では，複数台のデバイス
CPUに対して順次データを送り，デバイスCPUからのステ
ータス情報に応じて，次のデータを送るかどうかを決定
しているから，従来に比べてデータ伝送時間を短縮でき
るという効果がある。The present invention relates to a data transmission system for performing data transmission between a main control device and a plurality of slave devices. (Prior Art) Generally, when transmitting a plurality of data from a main control device (hereinafter referred to as a main CPU) to a slave device (hereinafter referred to as a device CPU), the first data is first transferred from the main CPU to the device CPU.
To the device CPU and receives a processing completion report (status signal) for the first data from the device CPU, it sends the second data, and then similarly receives the status signal and sends the next data. . In addition, multiple data from the main CPU to multiple devices C
When sending to the PU, after the data transmission to the first device CPU is completed, the second, third, ...
It is transmitting data to U. At this time, when data is sent from the main CPU, counting is started by the timer, and if the status signal is not obtained even after the lapse of a predetermined time, the device CPU determines that there is an error. By the way, the above-mentioned data transmission is performed by generating an interrupt process in the main CPU. That is, the main CPU first sends the first data to the first device CPU at the interrupt level, then returns to the normal processing (processing other than data transmission, base level), and a predetermined time is set by the timer. When counted, the interrupt level is set again and the status from the first device CPU is received. If this status is good, the second data is sent. When the data transmission to the first device CPU is completed in this way, the data is then similarly sent to the second device CPU. (Problems to be solved by the invention) By the way, in the above-mentioned conventional data transmission method, when transmitting data to a plurality of device CPUs, the first device CPU
When the data transmission to the
Since data is transmitted to the CPU, that is, if data transmission to one device CPU is not completed, data transmission to another device CPU is not started, which causes a problem of extremely long transmission time. Moreover, since the base level is often returned during data transmission, there is a problem that interrupt processing must be performed frequently. (Means for Solving Problems) A data transmission method according to the present invention includes a main CPU and a plurality of device CPUs connected to the main CPU, and the main CPU transmits data to each device CPU a plurality of times. In the data transmission system that performs the above, the main CPU has a timer for measuring a predetermined time and a memory for storing flag information indicating an abnormality of the device CPU in association with the device CPU. The first means for sending the first data and setting the timer and the status from the device CPU are sequentially received. If the status is abnormal, the flag information is stored in the memory corresponding to the device CPU, On the other hand, if the status is normal, the second means for sending the second data to the corresponding device CPU and the flag information stored in the memory cause the timer to count. A third means for determining whether or not the timer is counting up, and when it is determined by the third means that the timer is not counting up, the processing is executed again by the second means, while the timer is Is counted up, the device CPU corresponding to the flag information is determined as an error, and the device CPU having the error is substantially separated. (Examples) Hereinafter, the present invention will be described with examples. First, an information transmission system to which the present invention is applied will be described with reference to FIG. Control bus 1a, data bus 1b from main CPU1,
And memory 2, timer 3, bus driver on address bus 1c
4, and a selection circuit (select circuit) 5 are connected, and the device CPU data bus 4a and the device CPU from the bus driver 4 are connected.
Device CPUs 61, 62, 63 and 64 are connected to the control bus 4b. On the other hand, the selection circuit 5 is connected to the device CPUs 61 to 64 via the device CPU selection signal line 5a. Here, referring also to FIG. 2, devices from the main CPU1
When sending data to the CPUs 61 to 64, the main CPU 1 sends an address signal via the address bus 1c, specifies the bus driver 4 and the selection circuit 5, and sends a control signal via the control bus 1a. Bus driver 4
And the selection circuit 5 is driven. The main CP for the selection circuit 5
The specified device CPU data is sent from U1 via the data bus 1b, and a selection signal is sent to the device CPU specified by the specified device CPU data based on this specified device CPU data. On the other hand, data to be processed by the device CPU is sent from the main CPU 1 to the bus driver 4, and the bus driver 4 sends this data via the device CPU data bus 4a and sends a control signal via the device CPU control bus 4b. send. The main CPU1 is the designated device CPU data, and first the device C
PU61 is selected and the device CPU6 via the bus driver 4
Send data to 1. Next, the device CPU 62 is selected by the designated device CPU data and the data is sent to the device CPU 62.
Then, in this way, the data is sequentially sent to the device CPUs 61 to 64 (step 201). When the data transmission to the device CPUs 61 to 64 is completed (step 202), the main CPU 1 specifies the monitoring timer 3 via the address bus 1c, and is sent via the data bus 1b by the control signal from the control bus 1a. The predetermined time (timer value) to come is set in the monitoring timer 3 and the time counting is started (step 203). When the device CPUs 61 to 64 process the received data, they send out predetermined status information. This status information is sent to the main CPU 1 via the bus driver 4.
The main CPU 1 sequentially receives the status reports of the device CPUs 61 to 64. For example, first, the status information from the device CPU 61 is analyzed (step 204), and if the result is good, the second data is sent to the device CPU 61 (step 205). On the other hand, if the status information is defective, the main CPU 1 specifies a predetermined address of the memory 2 via the address bus 1c, and the control signal from the control bus 1a causes the device CPU 61 to correspond to the device CPU 61 via the data bus 1b. Store the flag in memory 2 (step 20)
6). After that, it is judged whether or not the above steps 204 to 206 are completed for the device CPUs 61 to 64 (step 207), and if not completed, the same processing is performed. When the processing for the status information of the device CPUs 61 to 64 is completed, the main CPU 1 checks whether or not the flag information is set in the memory 2 (step 208). If the flag information is set, then the monitoring timer 3 counts. Check whether it is up (step 209).
As a result, if the monitoring timer 3 has not counted up, steps 204 to 208 are executed for the device CPU corresponding to the set flag information. On the other hand, if the monitoring timer 3 is counting up, the device CPU corresponding to the set flag information is virtually disconnected from the system as an error. If the flag information is not set in step 208, the process ends. Although the transmission system including four device CPUs has been described in the above embodiment, the same applies to a system including a plurality of device CPUs. Further, in the above-described embodiment, the same may be done when sending the first and second data to the device CPU. (Effects of the Invention) As described above, in the present invention, a plurality of devices
Since data is sequentially sent to the CPU and whether or not to send the next data is determined according to the status information from the device CPU, there is an effect that the data transmission time can be shortened compared to the conventional case.
【図面の簡単な説明】
第１図は本発明が適用されるデータ伝送システムを示す
図，第２図は主制御装置（メインCPU）の制御を示す流
れ図である。
１……メインCPU,2……メモリ,3……タイマ,4……バス
ドライバー,5……選択回路,61〜64……デバイスCPU。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a data transmission system to which the present invention is applied, and FIG. 2 is a flow chart showing control of a main control unit (main CPU). 1 ... Main CPU, 2 ... Memory, 3 ... Timer, 4 ... Bus driver, 5 ... Selection circuit, 61-64 ... Device CPU.
Claims (1)
装置とを備え、該主制御装置が前記従装置の各々と複数
回のデータ伝送を行うデータ伝送システムにおいて、所
定の時間を計時する計時手段と、前記従装置の異常を示
すフラグ情報を前記従装置に対応させて記憶する記憶手
段とが備えられ、前記従装置の各々は前記主制御装置か
らデータを受け該データを処理するとステータス情報を
前記主制御装置に送出しており、前記主制御装置は、前
記複数の従装置に対して順次第１のデータを送出した後
前記計時手段をスタートさせる第１の手段と、前記ステ
ータス情報を順次受け該ステータス情報が異常であると
前記記憶手段に前記フラグ情報を格納し前記ステータス
情報が正常であると該ステータス情報に対応する前記従
装置に第２のデータを送出する第２の手段と、前記第１
のデータ送出後前記従装置の全てから前記ステータス情
報を受けると前記記憶手段に前記フラグ情報が格納され
ているか否かを調べて前記フラグ情報が格納されている
と前記計時手段がカウントアップしているか否かを判定
する第３の手段とを有し、前記第３の手段によって前記
計時手段がカウントアップしていないと判定された際、
前記主制御装置は前記第２の手段によって該フラグ情報
に対応する前記従装置に対して再処理を実行し、前記計
時手段がカウントアップしていると前記フラグ情報に対
応する前記従装置をエラーと判定して該エラーの従装置
を実質的に切り離すようにしたことを特徴とするデータ
伝送方式。(57) [Claims] A data transmission system including a main control device and a plurality of slave devices connected to the main control device, wherein the main control device performs data transmission with each of the slave devices a plurality of times, and measures a predetermined time. A timer means and a storage means for storing flag information indicating an abnormality of the slave device in association with the slave device are provided, and each of the slave devices receives data from the main control device and processes the data to obtain a status. Information is sent to the main control unit, the main control unit sequentially sends the first data to the plurality of slave units, and then starts the clocking unit; and the status information. When the status information is abnormal, the flag information is stored in the storage means, and when the status information is normal, second data is sent to the slave device corresponding to the status information. Second means for output, said first
When the status information is received from all of the slaves after the data transmission, the storage means checks whether or not the flag information is stored, and if the flag information is stored, the time counting means counts up. A third means for determining whether or not there is, and when it is determined by the third means that the time counting means is not counting up,
The main control device re-executes the slave device corresponding to the flag information by the second means, and when the time counting means counts up, the slave device corresponding to the flag information is made an error. The data transmission method is characterized in that the slave device having the error is substantially disconnected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198441A JPS63198441A (en) | 1988-08-17 |
| JP2676609B2 true JP2676609B2 (en) | 1997-11-17 |
Family
ID=12288318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029881A Expired - Lifetime JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676609B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108138A (en) * | 1980-01-31 | 1981-08-27 | Hitachi Ltd | Monitor system for computer system |
| JPS57191757A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Trouble reporting system for multiprocessor system |
| JPS6165354A (en) * | 1984-09-07 | 1986-04-03 | Hitachi Ltd | Detecting system of troubled processor |
-
1987
- 1987-02-13 JP JP62029881A patent/JP2676609B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63198441A (en) | 1988-08-17 |
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