JP2659976C

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Publication number: JP2659976C
Authority: JP
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Publication date: 1999-12-13

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は液晶ディスプレイ等を駆動するなどに用いられる薄膜トランジスタ
に関する。（従来の技術）アモルファスシリコン（以下ａ−Ｓiと略称）薄膜トランジスタ（ＴＦＴと略
称）は、液晶ディスプレイのアクティブマトリクス素子として広く用いられてい
る。現在３〜６インチ型の液晶テレビが開発され一部は商品となっている。アモルファスシリコン薄膜トランジスタはいくつかの構造が考えられているが
セルフアライメント型のＴＦＴは他の構造に見られない次にあげる利点を有して
いる。すなわち、ゲートとソース，ドレインの間の重なりによる付加容量が
ない、合せ精度がゲートとソース，ドレインの間で厳しく要求されない点で製作
しやすい。この結果、アクティブマトリスクとしては、ゲート線１本当りの容量が小さく
できることがあげられる。また、ゲートとソース間の容量（ゲート−ソース容量
Ｃgs）のばらつきが合せ精度によらず一定にでき、大面積で表示を得る場合、ゲートパルスの画素電極電圧への突抜けが一定にできることもあげられる。一方、セルフアライメント型ＴＦＴの製造方法についてもいくつかの方法が提
案されている。この場合、ｎ型ａ−Ｓiおよび、配線電極をゲートに対してセル
フアライメントで形成する必要がある。第７図はその一例であり、背面露光によ
りゲート上に残したポジレジストの上にｎ型ａ−Ｓi層52,配線電極層62を蓄積し
、リフトオフによりパターニングする。ａ−Ｓi ＴＦＴでソース，ドレインとなるｎ型ａ−Ｓi層52は、抵抗率が102Ω
cm程度、500Åでのシート抵抗は２×107Ω／□とかなり高い。そこで通常ａ−Ｓ
i ＴＦＴではｎ層はチャネルとの整流性接合としてのみ利用しており、ｎ層の上
に金属を設けて配線抵抗を下げている。セルフアライメント型ＴＦＴでは配線用電極層もｎ層と同様にセルフアライメ
ントするか、チャネルの上の絶縁膜（第７図に７で示される）に重ねるようにし
て露光器によるアライメントで形成する方法がある。しかし、後者はセルフアラ
イメントの有する前述の第２の特徴を失うものであり望ましくない。また前者は
、前述のようにリフトオフを用いて行なうと、リフトオフが不完全になることが
あり歩留りが低下するので望ましくない。（発明が解決しようとする課穎）本発明はａ−Ｓi ＴＦＴでみられるソース，ドレイン領域となるn+層のシート
抵抗が高く、配線用としては用いることができないことから生じるプロセスの複
雑化，困難化を防止しようとするものである。いいかえるとソース，ドレイン部
の配線抵抗を下げてアクティブマトリクス等大面積に大量のトランジスタを確実
に形成することを実現することを目的とするものである。〔発明の構成〕（課題を解決するための手段）この発明にかかる薄膜トランジスタは、（１）透明基板上にゲート電極パター
ニング形成する工程と、ゲート絶縁膜、非晶質シリコン膜、保護絶縁膜を順次積
層させて形成する工程と、前記保護絶縁膜にレジスト膜を被着し前記透明基板側
から露光しゲート電極上に残す工程と、前記レジスト膜をマスクとして前記保護
絶縁膜にエッチングを施す工程と、前記保護絶縁膜をマスクにして放電分解したガスを前記非晶質シリコン膜に注入して不純物ドープすることによりソース、ド
レインとなる不純物濃度の高い半導体領域を形成する工程と、金属層を堆積させ
前記ソース、ドレインとなる不純物濃度の高い半導体領域の露出面に反応層を形
成する工程と、反応層に接続される配線用電極を形成する工程を含む薄膜トラン
ジスタの製造方法。（２）ゲート電極、ゲート絶縁膜、非晶質シリコンからなる
活性層を有してソース、ドレインとなる不純物濃度の高い半導体領域と、前記ソ
ース、ドレインに接続される二つの配線用電極を有する薄膜トランジスタにおい
て、前記ソース、ドレインとなる不純物濃度の高い半導体領域の表面に層厚50〜
200オングストロムの反応層を有し、この反応層に配線用電極を接続し、かつ前
記配線用電極がゲート電極と重ならない配置としたことを特徴とする薄膜トラン
ジスタ。（３）透明基板上にゲート電極をパターニング形成する工程と、ゲート
絶縁膜、非晶質シリコン膜、保護絶縁膜を順次積層させて形成する工程と、前記
保護絶縁膜にレジスト膜を被着し前記透明基板側から露光しゲート電極上に残す
工程と、前記レジスト膜をマスクとして前記保護絶縁膜にエッチングを施す工程
と、前記保護絶縁膜をマスクにして放電分解したガスを前記非晶質シリコン膜に
注入して不純物ドープすることによりソース、ドレインとなる不純物濃度の高い
半導体領域を形成する工程と、金属層を堆積させ前記ソース、ドレインとなる不
純物濃度の高い半導体領域の露出面に反応層を形成する工程と、前記ソース、ド
レインとなる不純物濃度の高い半導体領域および前記反応層をパターニングした
後に前記反応層に接続する配線用電極を形成する工程を含む薄膜トランジスタの
製造方法。（４）ゲート電極、ゲート絶縁膜、非晶質シリコンからなる活性層を
有してソース、ドレインとなる不純物濃度の高い半導体領域と、前記ソース、ド
レインに接続される二つの配線用電極を有する薄膜トランジスタにおいて、配線
用電極の上面に前記不純物濃度の高い半導体領域が積層して設けられ、前記不純
物濃度の高い半導体領域の表面に重ねて形成された反応層を有し、かつ前記配線
用電極がゲート電極を重ならない配置としたことを特徴とする薄膜トランジスタ
。（５）透明基板上にゲート電極をパターニング形成する工程と、ゲート絶縁膜
、非晶質シリコン膜、保護絶縁膜を順次積層させて形成する工程と、前記保護絶
縁膜にレジスト膜を被着し前記透明基板側から露光しゲート電極上に残す工程と、前記レジスト膜をマスクとして前記保護絶縁膜にエッチングを施す工程と、
不純物濃度の高い半導体層を形成する工程と、前記不純物濃度の高い半導体層の
上にレジスト膜を被着し前記透明基板側から露光し前記保護絶縁膜上の半導体層
をエッチング除去してソース、ドレインとなる不純物濃度の高い半導体領域を形
成する工程と、全属層を堆積させ前記ソース、ドレインとなる不純物濃度の高い
半導体領域の露出面に反応層を形成する工程と、前記ソース、ドレインとなる不
純物濃度の高い半導体領域および前記反応層にパターニングを施したのち前記反
応層に接続する配線用電極を形成する工程を含む薄膜トランジスタの製造方法で
ある。（作用）ａ−Ｓi ＴＦＴでは電界効果移動度が小さく、チャネル長Ｌは10μｍ以下と小
さくすることが望まれる。セルフアライメントにするとゲート電極の幅がチャネ
ル長と同じになるが、本発明によればソースとドレインと接続される配線用電極
の間隔をゲート電極幅より大きくすることができ、したがってゲートと前記配線
用電極の間のアライメント精度をゲート電極幅以上（10μｍ以上）までとること
が可能になる。換言すると、ゲート電極、すなわちチャネル部の端と前記ソース
，ドレインと接続している配線用電極の間は、ソース，ドレイン側の少なくとも
一方が空間的に離れているが、その間は、不純物濃度の高いソース，ドレイン半
導体領域とともに表面に金属との間で反応した反応層が設けられているので、シ
ート抵抗が下がり、ソース又はドレインでの直列抵抗が無視できる。（実施例）以下、本発明に係る実施例を第１図を参照して説明する。また、その製造プロ
セスを第２図に示し、同図に基いて説明する。透明ガラス基板１の上にゲート電極２をパターニングする。ゲート電極は不透
明な金属（例えばＭo,ＴＡ,Ｃrなど）でできている。この上にゲート絶縁膜３,i
層アモルファスシリコン膜４,チャネル部保護用絶縁膜７を順次積層する。ゲー
ト絶縁膜はＳiＯＸないしＳiＮＸ膜で約4000Å,i層アモルファスシリコン膜は20
0〜500Å，保護用絶縁膜はＳiＯＸないしＳiＮＸ膜で約2000Å厚さとした。この上にポジレジストを塗布し、ガラス基板側からの裏面露光を行なう。絶縁膜は露光用光源の波長で透明であり、ｉ層ａ−Ｓiは光吸収はあるがごく薄いた
め光は透過し、最上部のレジストはゲートの存在する部分を除き露光される（第
２図ａ）。図における9aは未露光レジスト,9bは露光レジストの部分である。現
像後、レジストをマスクに絶縁膜７をエッチングする。絶縁膜７はチャネル部の半導体の表面を保護すると同時に次のn+層形成時のマ
スクとして働く。すなわち、露光したａ−Ｓiにのみ不純物がドープできる。ド
ーピングは、フォスフィン（ＰＨ３）を含むガスを高周波放電分解し、基板に印
加した電圧で加速し、リン（Ｐ）を注入して行なった。基板温度を200〜300℃と
することで活性化し、抵抗率が104Ωcm〜103Ωcmとなった。なお、リンはｉ層ａ
−Ｓiが薄いのでほぼ膜中全体に導入された。（第２図ｂ）次に全面にＭoをスパッタで堆積した。金属膜10は室温で堆積しただけでａ−
Ｓiと反応し、反応層８を形成した。この反応層８はごく薄く、50〜200Å程度で
あるが、シート抵抗はn+a−Ｓiに比べ著しく低下した。Ｍoの場合、102〜104Ω
／□であった。ａ−ＳiＴＦＴのオン抵抗はシート抵抗で106〜107Ω／□である
ことから、後述の配線用電極までの反応層の抵抗はオン抵抗に比べ十分小さくで
きる。（第２図ｃ）次に、ａ−Ｓiを島状にパターニングし、Ｍo,Ａl積層膜を堆積し、これをパタ
ーニングして配線用電極６を形成する。配線用電極６はゲートと重ならないよう
にソース，ドレインの間を広くパターニングする。チャネルの端から配線用電極
の間のＭoはエッチング除去される。（第２図ｄ）以上のプロセスから反応層８を形成するためのＭoスパッタを除きフォトリソ
グラフィの回数およびプロセスの増加はないことがわかる。特にリフトオフを使
うことがなく大面積に大量のトランジスタを作らねばならないアクティブマトリ
スクではトランジスタ不良の出る確率がリフトオフを使った場合に比べ大幅に改
善された。また、ここで用いた反応層８はシート抵抗は低いが厚さが薄く、大電流（数m
Ａ以上）を流そうとすると融断することがわかった。したがってゲート絶縁膜に
ピンホール等があり、ゲートとａ−Ｓiが接触している場合、ゲートとソース，
ドレインの間で上記電流が流れると反応層だけの領域で融断し、ゲートと配線用電極の間でのショートが自己回復的に防ぐことができる。アクティブマトリクス
は線欠陥という重大欠陥を防ぐことができる。ゲートと配線用電極の間の間隔は配線用電極の基板との合せ余裕となっており
、大きくとれるほど、露光機の合せ精度をゆるくすることができ、より簡便な露
光機でよいことになる。また、基板となるガラスも、表示面積が大きくなるに従
い熱工程に伴うそ性変形が問題となり、合せ精度がゆるいほど大面積が扱えうる
ことからさらに、ソーダライムガラスといった低融点で安価であるが変形しやす
いガラスを用いることができ、全体のコスト低下をもたらす。本実施例では反応層シート抵抗はオン時のチャネルシート抵抗の10-3〜10.4倍
であるから、チャネル幅と同じ幅で配線用電極を設ければゲート配線用電極との
間隔はチャネル長の10〜103倍が許容される。チャネル長を５〜10μｍとして最
小で50μｍまで離すことが可能であり、対角40インチディスプレイでも十分な合
せ余裕をとることができるといえる。なお本実施例では、ｉ層ａ−Ｓiへの不純物注入をプラズマドーピングで行な
ったが、イオン注入でもよい。また反応層を形成する金属としてＭoを使用した
が、Ｃr,Ｔiでも同様な効果があることを確認している。次に別の請求項（５）に係る実施例を第３図に示す。この場合、絶縁膜７を第２図ｂに示すように裏面露光でパターニングした後、ｎ
＋層51を200Å程度堆積する。この後、ネガレジストを塗布して再び真面露光でレジストを露光し、ゲートの上
だけ除去し、エッチングでn+層を除去する。 n+層形成後は前述と同様のプロセスでＴＦＴが完成する。この方法では、ドーピングを行わないためにn+層の膜質が高くｉ層との接合特
性が良いことが利点となっている。次に、さらに別の請求項（４）に係る実施例の逆プレーナ型ＴＦＴを第４図に
示す。以上では配線用電極61が半導体を挟んでゲートと反対に設けられているが
、同じ側に設けてもよい。n+層はドーピングで形成した。さらに、この発明の別の実施例として第５図にプレーナ型のものを示す。これ
は、ｉ層ａ−Ｓi,ゲート絶縁膜，ゲート11をこの順に積層し、ゲート11のパターニングと同時にゲート絶縁膜31もパターニングし、露出したｉ層部をドーピング
し、反応層形成の金属を堆積しエッチングする。配線用電極はゲートから離れて
形成することができる。この場合裏面露光が不要という特徴を有している。また、別の実施例として配線用電極61をあらかじめ形成してから第５図と同じ
プロセスでスタガ型ＴＦＴを作る事ができ、これを第６図に示す。なお、第１図と同一部分は同一番号を付して示し、その詳しい説明は省略した以上第４図から第６図まで、ＴＦＴの構造をかえた実施例を示したがいずれも
配線用電極の形成法をいろいろにとることができ、アクティブマトリクスにおけ
る配線部分の材料，レイアウト等で選択を広げるものである。〔発明の効果〕本発明によれば、ソース，ドレインと接続される配線用電極とゲートないし半
導体層と合せ精度を著しく緩和することができる。特にセルフアライメイトでソース，ドレインのn+（又はp+）ａ−Ｓiを形成す
ることと組合せて、大面積で露光ズレにともなうＴＦＴ特性のバラツキを抑えな
がら合せ精度の余裕の拡大が得られ、アクティブマトリスクの大面積，高性能化
を実現する。合せ精度の余裕は露光機の性能に余裕を与え、安価な露光機でよく
なり、トータルコストやスループットの改善をもたらす。またガラスのそ性変形
への余裕を与え、ソーダライムガラス等の安価なガラスが使用できるようになり
、コストの低下をもたらす。叙上の効果はあげられてすべての請求項に共通して奏せられるものであるが、
この他に各請求項ごとに奏せられる効果を以下に示す。（ａ）不純物原子（Ｐ）と水素が化合したホスフィンを放電分解し電界加速して
注入するので水素が含まれることにより反応層の形成が促進される。その結果、
反応層の生成完全性（抵抗値の再現性・安定性）が得られる（請求項−１）。（ｂ）膜厚限定によりこの範囲内で反応層がｉ層と接触せずにＴＦＴのオフ電流
増加が低減できる（請求項−２）。（ｃ）配線用電極をダストの発生が多い半導体膜を形成する前に作成できること
から、ゴミによる欠陥（断線、線間ショート）が発生しにくく、歩留りが向上する（請求項−３）。（ｄ）セルフアラインをリフトオフを用いずに実現でき、ｎ層エッチングでｉ層
との選択エッチングが不要であり、製造マージンが改善され歩留りが向上する（
請求項−４）。

【図面の簡単な説明】第１図は本発明に係る一実施例のＴＦＴの断面図、第２図ａ〜ｄはＴＦＴの製造
工程を工程順に示すいずれも断面図、第３図ないし第６図はいずれも夫々が別の
実施例を示す断面図、第７図は従来のセルフアライメントによって作られたＴＦ
Ｔの断面図である。１……ガラス基板 2,21……ゲート電極 3,31……ゲート絶縁膜４……ｉ層アモルファスシリコン５……n+層アモルファスシリコン（ｉ層へのドーピングによる） 51,52……n+層アモルファスシリコン（成膜時のドーピングによる） 6,61,62……配線用電極７……チャネル部保護用絶縁膜８……反応層

Claims

【特許請求の範囲】（１）透明基板上にゲート電極をパターニング形成する工程と、ゲート絶縁膜
、非晶質シリコン膜、保護絶縁膜を順次積層させて形成する工程と、前記保護絶
縁膜にレジスト膜を被着し前記透明基板側から露光しゲート電極上に残す工程と
、前記レジスト膜をマスクとして前記保護絶縁膜にエッチングを施す工程と、前
記保護絶縁膜をマスクにして放電分解したガスを前記非晶質シリコン膜に注入し
て不純物ドープすることによりソース、ドルインとなる不純物濃度の高い半導体
領域を形成する工程と、金属層を堆積させ前記ソース、ドレインとなる不純物濃
度の高い半導体領域の露出面に反応層を室温で形成する工程と、反応層に接続さ
れる配線用電極を形成する工程を含む薄膜トランジスタの製造方法。（２）透明基板上にゲート電極をパターニング形成する工程と、ゲート絶縁膜
、非晶質シリコン膜、保護絶縁膜を順次積層させて形成する工程と、前記保護絶
縁膜にレジスト膜を被着し前記透明基板側から露光しゲート電極上に残す工程と
、前記レジスト膜をマスクとして前記保護絶縁膜にエッチングを施す工程と、前
記保護絶縁膜をマスクにして放電分解したガスを前記非晶質シリコン膜に注入し
て不純物ドープすることによりソース、ドレインとなる不純物濃度の高い半導体
領域を形成する工程と、金属層を堆積させ前記ソース、ドレインとなる不純物濃
度の高い半導体領域の露出面に反応層を室温で形成する工程と、前記ソース、ド
レインとなる不純物濃度の高い半導体領域および前記反応層をパターニングした
後に前記反応層に接続する配線用電極を形成する工程を含む薄膜トランジスタの
製造方法。（３）ゲート電極、ゲート絶縁膜、非晶質シリコンからなる活性層を有してソ
ース、ドレインとなる不純物濃度の高い半導体領域と、前記ソース、ドレインに
接続される二つの配線用電極を有する薄膜トランジスタにおいて、配線用電極の
上面に前記不純物濃度の高い半導体領域が積層して設けられ、前記不純物濃度の
高い半導体領域の表面に重ねて形成された反応層を有し、かつ前記配線用電極がゲート電極と重ならない配置としたことを特徴とする薄膜トランジスタ。（４）透明基板上にゲート電極をパターニング形成する工程と、ゲート絶縁膜
、非晶質シリコン膜、保護絶縁膜を順次積層させて形成する工程と、前記保護絶
縁膜にレジスト膜を被着し前記透明基板側から露光しゲート電極上に残す工程と
、前記レジスト膜をマスクとして前記保護絶縁膜にエッチングを施す工程と、不
純物濃度の高い半導体層を形成する工程と、前記不純物濃度の高い半導体層の上
にレジスト膜を被着し前記透明基板側から露光し前記保護絶縁膜上の半導体層を
エッチング除去してソース、ドレインとなる不純物濃度の高い半導体領域を形成
する工程と、金属層を堆積させ前記ソース、ドレインとなる不純物濃度の高い半
導体領域の露出面に反応層を形成する工程と、前記ソース、ドレインとなる不純
物濃度の高い半導体領域および前記反応層にパターニングを施したのち前記反応
層に接続する配線用電極を形成する工程を含む薄膜トランジスタの製造方法。