JP2646989B2 - Chip carrier - Google Patents
Chip carrierInfo
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- JP2646989B2 JP2646989B2 JP32935493A JP32935493A JP2646989B2 JP 2646989 B2 JP2646989 B2 JP 2646989B2 JP 32935493 A JP32935493 A JP 32935493A JP 32935493 A JP32935493 A JP 32935493A JP 2646989 B2 JP2646989 B2 JP 2646989B2
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- chip
- carrier
- solder
- carrier substrate
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＥＰＲＯＭ等の半導体
チップを基板に搭載し紫外線、光を通すための窓を有す
るチップキャリア構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip carrier structure in which a semiconductor chip such as an EPROM is mounted on a substrate and has a window for transmitting ultraviolet light and light.
【０００２】[0002]
【従来の技術】従来のＥＰＲＯＭチップキャリア構造の
第１例として図９に示すＩＣメモリデータブック１９８
７年版（Ｐ．９０６〜９１０）に掲載された「２６２
１４４ビット ＣＭＯＳ ＵＶ ＥＰＲＯＭ」があり、
第２例として図１０に示す特開昭６３−２４１９５５の
「樹脂補強型ＬＳＩ実装構造体の製造方法」があり、第
３例として、図１１に示す実開昭６２−８４９３７の
「光を用いる半導体装置」がある。2. Description of the Related Art As a first example of a conventional EPROM chip carrier structure, an IC memory data book 198 shown in FIG.
“262” published in the 7-year edition (pp. 906 to 910)
144-bit CMOS UV EPROM "
As a second example, there is a "method of manufacturing a resin-reinforced LSI mounting structure" of JP-A-63-241955 shown in FIG. 10, and as a third example, "using light using light" of Japanese Utility Model Application Laid-Open No. 62-84937 shown in FIG. Semiconductor device ".
【０００３】まず、図９について説明する。キャップ１
は、中央部が光（紫外線）照射用の石英ガラス２、他の
部分はアルミナ３で構成され、外周部には気密封止用の
低融点ガラス４が塗布されている。一方キャリア基板５
は、アルミナを材料として作られ凹部にＡｕＳｉ共晶部
６を介してチップ７が装着され、アルミワイヤ８による
ワイヤーボンディングによりチップ電極９とボンディン
グ用パッド１０が接続されている。また、パッド１０か
ら配線層１１を介して外部電極１２が引き出されてい
る。上記キャリア基板５にキャップ１を位置決め装着し
た後、４００〜４８０℃に加熱し気密封止を行う。First, FIG. 9 will be described. Cap 1
The central portion is made of quartz glass 2 for light (ultraviolet) irradiation, the other portion is made of alumina 3, and the outer peripheral portion is coated with a low-melting glass 4 for hermetic sealing. Meanwhile, the carrier substrate 5
Is made of alumina, a chip 7 is mounted in a concave portion via an AuSi eutectic portion 6, and a chip electrode 9 and a bonding pad 10 are connected by wire bonding with an aluminum wire 8. Further, external electrodes 12 are drawn out from the pads 10 via the wiring layers 11. After the cap 1 is positioned and mounted on the carrier substrate 5, the cap 1 is heated to 400 to 480 ° C. and hermetically sealed.
【０００４】次に図１０について説明する。キャリア基
板５上へチップ７をフリップチップ構造で装着し、基板
とチップの間隙にシリコン１３を注入したものである。Next, FIG. 10 will be described. The chip 7 is mounted on the carrier substrate 5 in a flip chip structure, and silicon 13 is injected into a gap between the substrate and the chip.
【０００５】更に図１１の半導体装置はキャリア基板５
上へチップ７をバンプ１４を介して装着し、光（紫外
線）を入射させるために基板とチップの間に空間を設
け、樹脂１５で封止したものである。光はキャリア基板
５を透過する。Further, the semiconductor device shown in FIG.
The chip 7 is mounted thereon via bumps 14, a space is provided between the substrate and the chip to allow light (ultraviolet rays) to enter, and the chip 7 is sealed with a resin 15. The light passes through the carrier substrate 5.
【０００６】他にも第４例として、特開昭５９−１６７
０３７「半導体装置」がある。これは、図１２に示すよ
うに、リードフレーム１７を用いたパッケージのチップ
７の上面に、紫外線透過性接着剤１８を介し光透過板１
９を設けたものである。また、第５例として特開昭６１
−１１５３３９「ＥＰＲＯＭ装置」，第６例として特開
昭６１−１１５３４０「ＥＰＲＯＭ装置」が公開特許公
報に掲載されている。この両者は、何れもリードフレー
ムを用いたものである。As a fourth example, see Japanese Patent Application Laid-Open No. 59-167.
037 “semiconductor device”. As shown in FIG. 12, the light transmitting plate 1 is placed on the upper surface of the chip 7 of the package using the lead frame 17 via an ultraviolet transmitting adhesive 18.
9 is provided. A fifth example is disclosed in
JP-A-115339 "EPROM device" and a sixth example of Japanese Patent Application Laid-Open Publication No. Sho 61-115340 "EPROM device" are disclosed in the published patent publication. Both use a lead frame.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のＥＰＲ
ＯＭのチップキャリア構造の第１例から第６例について
課題を説明する。まず、第１例は、ワイワーボンディン
グにより、チップとキャリアとを接続する構造を取って
いる。このため、キャリア基板にボンディング用パッド
が必要となり、チップキャリア自体の面積が非常に大き
くなっていた。従って、マザーボード上への実装面積が
大きくなり、他の電子部品の実装が大きい制約を受ける
という問題点があった。また、外部電極が側面に配置さ
れているため、マザーボードの反りが大きい場合にマザ
ーボードへのはんだ付け不良が発生することやリペアが
困難であるという問題点があった。また、石英ガラスの
熱膨張係数が０．５×１０-6／℃と、チップの熱膨張係
数が２〜３×１０-6／℃、アルミナの熱膨張係数が６〜
８×１０-6／℃と異なるため、４００〜４８０℃で封止
する際に石英ガラス、アルミナに歪力が加わり、信頼性
に問題が生じる場合が多かった。第２例では、ＥＰＲＯ
Ｍの場合、データの消去を紫外線（ＵＶ）を照射する事
によって行うため、シリコンが存在するとデータの消去
性が悪くなるという問題点があった。SUMMARY OF THE INVENTION The above-mentioned conventional EPR
Problems will be described for the first to sixth examples of the OM chip carrier structure. First, the first example has a structure in which a chip and a carrier are connected by wire bonding. For this reason, bonding pads are required on the carrier substrate, and the area of the chip carrier itself has become very large. Therefore, there is a problem that the mounting area on the motherboard is increased, and mounting of other electronic components is greatly restricted. In addition, since the external electrodes are arranged on the side surfaces, there is a problem that when the warp of the motherboard is large, soldering failure to the motherboard occurs and repair is difficult. Further, the thermal expansion coefficient of quartz glass is 0.5 × 10 −6 / ° C., the thermal expansion coefficient of the chip is 2-3 × 10 −6 / ° C., and the thermal expansion coefficient of alumina is
Since it is different from 8 × 10 −6 / ° C., a distortion force is applied to quartz glass and alumina when sealing at 400 to 480 ° C., which often causes a problem in reliability. In the second example, EPRO
In the case of M, since data is erased by irradiating ultraviolet rays (UV), there is a problem in that the presence of silicon deteriorates the data erasability.
【０００８】第３例では、チップと樹脂の熱膨張係数が
異なることとチップとキャリア基板の間に空間＝大きい
ボイドが存在することのため、使用環境の温度差によ
り、熱膨張および収縮が発生し、チップとキャリア基板
の接続部のバンプにストレスがかかり、バンプ破壊が発
生するという問題点があった。第４例〜第６例は、何れ
もリードフレームにワイヤーボンディングし、トランス
ファーモールドする構造である。このため、面積的には
第１例とほぼ同等であり、マザーボード上への実装面積
が大きくなる問題点があった。In the third example, thermal expansion and contraction occur due to the temperature difference of the use environment because the thermal expansion coefficients of the chip and the resin are different and a void having a large space exists between the chip and the carrier substrate. However, there is a problem in that a stress is applied to a bump at a connecting portion between the chip and the carrier substrate, and the bump is broken. Each of the fourth to sixth examples has a structure in which wire bonding is performed to a lead frame and transfer molding is performed. Therefore, the area is almost the same as that of the first example, and there is a problem that the mounting area on the motherboard becomes large.
【０００９】[0009]
【課題を解決するための手段】本発明のチップキャリア
は、片面に配線層を有する光透過性基板であってその配
線層側にＩＣ接続用パッドが形成されているキャップ
と、回路面をキャップ側に向けて前記ＩＣ接続用パッド
にバンプを介して接続されるＩＣチップと、内部に配線
層を有し基板裏面に外部接続用端子を有するキャリア基
板とから構成されたチップキャリアであって、前記キャ
ップと前記キャリア基板の各々の基板外周部のはんだ枠
により内部が気密封止されており、さらに前記キャップ
と前記キャリア基板は前記はんだ枠の内側に形成された
はんだバンプで電気的接続を得ることを特徴とする。According to the present invention, there is provided a chip carrier comprising: a cap having a wiring layer on one surface thereof and a pad having an IC connection pad formed on the wiring layer side; A chip carrier comprising an IC chip connected to the IC connection pad via bumps toward the side, and a carrier substrate having a wiring layer inside and an external connection terminal on the back surface of the substrate, The inside of the cap and the carrier substrate are hermetically sealed by a solder frame on an outer peripheral portion of each substrate, and the cap and the carrier substrate are electrically connected by solder bumps formed inside the solder frame. It is characterized by the following.
【００１０】キャップは、片面に配線層を持つ光透過性
材料を用い、予めチップをバンプを介して設けており、
電極接続用のはんだバンプを前記バンプの外側に、さら
に前記はんだバンプの外側のキャップ外周部に気密封止
用のはんだ枠を設けている。The cap is made of a light-transmitting material having a wiring layer on one side, and a chip is previously provided via bumps.
Solder bumps for electrode connection are provided outside the bumps, and a solder frame for hermetic sealing is provided on the outer periphery of the cap outside the solder bumps.
【００１１】一方、キャリア基板は、キャップのはんだ
バンプと外周部のはんだ枠に対向して同じ位置にはんだ
バンプとはんだ枠を設けており、はんだバンプの下には
スルーホールを設けキャリア基板裏面に導通を取れるよ
うになっている。また、このキャリア基板裏面のスルー
ホール部にマザーホードとの接続を取るためのはんだバ
ンプを備えている。また、キャップとキャリア基板は、
ほぼ同等の熱膨張係数を有する材料を用いる。On the other hand, the carrier substrate is provided with a solder bump and a solder frame at the same position facing the solder bump of the cap and the solder frame on the outer peripheral portion. The continuity can be obtained. In addition, a solder bump is provided in a through-hole portion on the back surface of the carrier substrate to establish connection with the motherboard. Also, the cap and carrier substrate are
A material having substantially the same coefficient of thermal expansion is used.
【００１２】[0012]
【実施例】次に本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１３】図１は本発明の第１の実施例の部分断面図
である。FIG. 1 is a partial sectional view of a first embodiment of the present invention.
【００１４】キャップ１は金属メッキ（Ｃｒ／Ｎｉ／Ａ
ｕまたはＣｒ／Ｃｕ／Ａｕ）の蒸着により形成された電
極上に電極接続用のはんだバンプ２１が形成されてい
る。さらに気密封止用のはんだ枠２２がキャップ１の外
周部に同様のメッキ処理を施した表面に形成されてい
る。これらは、メタルマスクを介したクリームはんだ印
刷方式により、形成される。また、キャップ１は片面に
配線層を持つ光透過性材料（例えば石英ガラス、テンパ
ックスガラス）を用いており、チップ７がバンプ１４を
介して、接続されている。The cap 1 is made of metal plating (Cr / Ni / A
A solder bump 21 for electrode connection is formed on an electrode formed by vapor deposition of u or Cr / Cu / Au). Further, a solder frame 22 for hermetic sealing is formed on the outer peripheral portion of the cap 1 on which a similar plating process has been performed. These are formed by a cream solder printing method via a metal mask. The cap 1 is made of a light-transmissive material having a wiring layer on one side (for example, quartz glass or Tempax glass), and the chip 7 is connected via bumps 14.
【００１５】一方、キャリア基板（ガラスセラミック）
５は、キャップ１のはんだバンプ２１と外周部のはんだ
枠２２に対向して同じ位置にペースト（Ｗ，Ｍｏ，Ａｇ
／Ｐｄ）印刷により形成された電極上にはんだバンプ２
３とはんだ枠２４が形成されており、はんだバンプ２３
の下には、マザーボードと電気的導通をとるためのスル
ーホール２５が形成されている。On the other hand, a carrier substrate (glass ceramic)
5 is a paste (W, Mo, Ag) at the same position facing the solder bump 21 of the cap 1 and the solder frame 22 of the outer peripheral portion.
/ Pd) Solder bumps 2 on electrodes formed by printing
3 and a solder frame 24 are formed.
Below, a through-hole 25 for establishing electrical conduction with the motherboard is formed.
【００１６】キャップ１のはんだバンプ２１と外周部の
はんだ枠２２とを、キャリア基板５のはんだバンプ２３
と外周部のはんだ枠２４とに合わせて同時に３２０℃程
度に加熱し、超音波を印加する事により接続される（は
んだバンプ２１，はんだ枠２２，はんだバンプ２３，は
んだ枠２４は、高融点はんだかつフラックスレス）。最
後に、キャリア基板５の裏面のスルーホール２５の位置
にマザーボード接続用のはんだバンプ２９をクリームは
んだ印刷により形成する（はんだバンプ２９は、共晶は
んだ）。The solder bumps 21 of the cap 1 and the solder frame 22 of the outer peripheral portion are connected to the solder bumps 23 of the carrier substrate 5.
Are simultaneously heated to about 320 ° C. in accordance with the solder frame 24 at the outer periphery and connected by applying ultrasonic waves (the solder bumps 21, the solder frame 22, the solder bumps 23, and the solder frame 24 are made of a high melting point solder. And fluxless). Finally, solder bumps 29 for motherboard connection are formed by cream solder printing at the positions of the through holes 25 on the back surface of the carrier substrate 5 (the solder bumps 29 are eutectic solders).
【００１７】次に本発明の第２の実施例をその部分断面
図である図２を用いて説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
【００１８】図２の図１との違いは、キャリア基板５の
中央部にチップ７を落とし込むためのチップ厚とほぼ同
等（０．３〜０．６ｍｍ程度）の深さの凹部を設けたこ
とである。これにより、更に薄型化を図ることができ
る。第２の実施例のその他の部分は第１の実施例と同じ
である。The difference between FIG. 2 and FIG. 1 is that a concave portion having a depth substantially equal to the chip thickness for dropping the chip 7 (about 0.3 to 0.6 mm) is provided in the center of the carrier substrate 5. It is. Thereby, the thickness can be further reduced. Other parts of the second embodiment are the same as those of the first embodiment.
【００１９】次に本発明の第３の実施例３をその部分断
面図である図３を用いて説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
【００２０】図３の図２との違いは、キャリア基板５の
凹部に可とう性を有する導電性の接着剤２６を介しチッ
プ７の裏面を接続し、さらにスルーホール２７を介しチ
ップ７の裏面と接続するはんだバンプ２８をキャリア基
板５の裏面に設けている。これにより、チップ７の固定
および接地が可能になり、ノイズを最小限に押さえるこ
とができる。実施例３のその他の部分は第２の実施例と
同じである。The difference between FIG. 3 and FIG. 2 is that the back surface of the chip 7 is connected to the concave portion of the carrier substrate 5 via a flexible conductive adhesive 26 and further through the through hole 27. Is provided on the back surface of the carrier substrate 5. Thus, the chip 7 can be fixed and grounded, and noise can be minimized. Other parts of the third embodiment are the same as those of the second embodiment.
【００２１】次に本発明の第４の実施例４をその部分断
面図である図４を用いて説明する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
【００２２】図４の図３との違いは、キャリア基板５の
はんだ２４の形成領域をはんだバンプ２３の形成領域よ
り一段高くし、キャリア基板５の側面からの配線層１１
を引き回した構造ではんだバンプ２３とはんだバンプ２
９を配線層１１を介して接続しスルーホール２５を不要
としていることである。第４の実施例のその他の部分は
第３の実施例と同じである。The difference between FIG. 4 and FIG. 3 is that the formation area of the solder 24 on the carrier substrate 5 is one step higher than the formation area of the solder bumps 23, and the wiring layer 11 from the side surface of the carrier substrate 5 is formed.
Solder bump 23 and solder bump 2
9 is connected via the wiring layer 11 and the through hole 25 is not required. The other parts of the fourth embodiment are the same as those of the third embodiment.
【００２３】次に本発明の第５の実施例５をその部分断
面図である図５を用いて説明する。Next, a fifth embodiment of the present invention will be described with reference to FIG.
【００２４】図５の図３との違いは、キャップ１のはん
だ枠２２の形成領域をはんだバンプ２１の形成領域より
一段低くし、はんだ枠２２をはんだバンプ２１より高く
し、はんだバンプ２１とはんだ枠２２のショートの可能
性を皆無にした構造である。第５の実施例のその他の部
分は第３の実施例と同じである。The difference between FIG. 5 and FIG. 3 is that the formation area of the solder frame 22 of the cap 1 is one step lower than the formation area of the solder bump 21, the solder frame 22 is higher than the solder bump 21, This structure eliminates the possibility of the frame 22 being short-circuited. The other parts of the fifth embodiment are the same as those of the third embodiment.
【００２５】次に本発明の第６の実施例をその部分断面
図である図６を用いて説明する。Next, a sixth embodiment of the present invention will be described with reference to FIG.
【００２６】図６の図３との違いは、キャリア基板５の
はんだ枠２４及びはんだバンプ２３の高さを、キャップ
１のはんだ枠２２及びはんだバンプ２１より高くし、キ
ャリア基板５又はキャップ１の反りが発生した場合、キ
ャリア基板５のはんだ枠２４及びはんだバンプ２３で吸
収することを目的とした構造である。第６の実施例のそ
の他の部分は第３の実施例と同じである。The difference between FIG. 6 and FIG. 3 is that the height of the solder frame 24 and the solder bumps 23 of the carrier substrate 5 is higher than that of the solder frame 22 and the solder bumps 21 of the cap 1, and This structure is intended to absorb the warpage by the solder frame 24 and the solder bumps 23 of the carrier substrate 5 when warpage occurs. Other parts of the sixth embodiment are the same as those of the third embodiment.
【００２７】次に本発明の第７の実施例をその部分断面
図である図７を用いて説明する。Next, a seventh embodiment of the present invention will be described with reference to FIG.
【００２８】図７の図６との違いは、キャップ１とキャ
リア基板５のはんだ枠２２，２４、はんだバンプ２１，
２３の高さを、チップ７のバンプ１４と同じにし、より
薄型化を図った構造である。第７の実施例のその他の部
分は第６の実施例と同じである。The difference between FIG. 7 and FIG. 6 is that the solder frames 22, 24 of the cap 1 and the carrier substrate 5, the solder bumps 21,
The height of 23 is the same as that of the bumps 14 of the chip 7, and the thickness is further reduced. Other parts of the seventh embodiment are the same as those of the sixth embodiment.
【００２９】次に本発明の第８の実施例をその部分断面
図である図８を用いて説明する。図８の図２との違い
は、キャリア基板５の内層に配線層を設け、キャリア基
板５の側面に外部電極１１を引き出すことにより、ソケ
ット実装を可能にする構造とし、キャリア基板５を貫通
するスルーホール２５を不要としたことである。第８の
実施例のその他の部分は第２の実施例と同じである。Next, an eighth embodiment of the present invention will be described with reference to FIG. 8 is different from FIG. 2 in that a wiring layer is provided in the inner layer of the carrier substrate 5 and the external electrodes 11 are drawn out to the side surfaces of the carrier substrate 5 to enable socket mounting. That is, the through hole 25 is unnecessary. Other parts of the eighth embodiment are the same as those of the second embodiment.
【００３０】[0030]
【発明の効果】以上説明したように本発明は、チップが
バンプを介してキャップに接続され、キャップがバンプ
を介してキャリア基板に接続されているため、飛躍的に
チップキャリアの小型・薄型化を図ることができる。例
えば、６ｍｍ□のチップを用いた場合、従来のチップキ
ャリアであると１３ｍｍ□＝１６９ｍｍ2 の大きさであ
ったが、本発明のチップキャリアでは、１０ｍｍ□＝１
００ｍｍ2 と４０％の面積削減が可能となる。高さ方向
は、従来３ｍｍ必要としていたが、本発明の方式を用い
ると、１．３ｍｍと５７％と高さ削減が可能となる。こ
のため、マザーボードへの実装面積の縮小化を図ること
ができ、他の電子部品の実装制約を大幅に緩和できる。
また、光透過性材料のキャップを用いるため、データの
読み書きが良好に行える。また、キャップとキャリア基
板が、ほぼ同等の熱膨張係数の材料を用いることと、は
んだ枠による低温の気密封止を行うため、接続信頼性が
高い。また、はんだの接合に超音波を使用するため、フ
ラックスの洗浄が必要ない。また、マザーボードへの接
続をはんだバンプで行うため、マザーボードの反りに対
応可能である。取り外しが容易に行える。さらに、地気
への接続部が設けられるため、ノイズ発生を最小限に押
さえることができる。As described above, according to the present invention, since the chip is connected to the cap via the bump and the cap is connected to the carrier substrate via the bump, the chip carrier is dramatically reduced in size and thickness. Can be achieved. For example, when a 6 mm square chip is used, the conventional chip carrier has a size of 13 mm square = 169 mm 2 , but the chip carrier of the present invention has a size of 10 mm square = 1 mm.
It is possible to reduce the area by 00 mm 2 and 40%. Conventionally, 3 mm was required in the height direction. However, when the method of the present invention is used, the height can be reduced to 1.3 mm and 57%. For this reason, the mounting area on the motherboard can be reduced, and the mounting restrictions on other electronic components can be greatly reduced.
Further, since a cap made of a light-transmitting material is used, data can be read and written satisfactorily. In addition, since the cap and the carrier substrate use materials having substantially the same thermal expansion coefficient and perform low-temperature hermetic sealing with a solder frame, connection reliability is high. Further, since ultrasonic waves are used for joining the solder, there is no need to wash the flux. Further, since connection to the motherboard is performed by solder bumps, it is possible to cope with warpage of the motherboard. It can be easily removed. Furthermore, since a connection to the ground is provided, noise generation can be minimized.
【図１】本発明の第１の実施例の断面図である。FIG. 1 is a sectional view of a first embodiment of the present invention.
【図２】本発明の第２の実施例の断面図である。FIG. 2 is a sectional view of a second embodiment of the present invention.
【図３】本発明の第３の実施例の断面図である。FIG. 3 is a sectional view of a third embodiment of the present invention.
【図４】本発明の第４の実施例の断面図である。FIG. 4 is a sectional view of a fourth embodiment of the present invention.
【図５】本発明の第５の実施例の断面図である。FIG. 5 is a sectional view of a fifth embodiment of the present invention.
【図６】本発明の第６の実施例の断面図である。FIG. 6 is a sectional view of a sixth embodiment of the present invention.
【図７】本発明の第７の実施例の断面図である。FIG. 7 is a sectional view of a seventh embodiment of the present invention.
【図８】本発明の第８の実施例の断面図である。FIG. 8 is a sectional view of an eighth embodiment of the present invention.
【図９】従来のチップキャリアの第１例の断面図であ
る。FIG. 9 is a sectional view of a first example of a conventional chip carrier.
【図１０】従来のチップキャリアの第２例の断面図で、
（ａ）は平面図、（ｂ）は断面図である。FIG. 10 is a cross-sectional view of a second example of a conventional chip carrier.
(A) is a plan view and (b) is a cross-sectional view.
【図１１】従来のチップキャリアの第３例の断面図であ
る。FIG. 11 is a sectional view of a third example of a conventional chip carrier.
【図１２】従来のチップキャリアの第４例の断面図であ
る。FIG. 12 is a sectional view of a fourth example of a conventional chip carrier.
１ キャップ ２ 石英ガラス ３ アルミナ ４ 低融点ガラス ５ キャリア基板 ６ ＡｕＳｉ共晶部 ７ チップ ８ アルミワイヤー ９ チップ電極 １０ ボンディング用パッド １１ 配線層 １２ 外部電極 １３ シリコン １４ バンプ １５ 樹脂 １６ 金ワイヤー １７ リードフレーム １８ 紫外線透過性接着剤 １９ 光透過板 ２０ トランスファーモールド樹脂 ２１，２３，２８，２９ はんだバンプ ２２，２４ はんだ枠 ２５，２７ スルーホール ２６ 導電性材料 DESCRIPTION OF SYMBOLS 1 Cap 2 Quartz glass 3 Alumina 4 Low melting point glass 5 Carrier substrate 6 AuSi eutectic part 7 Chip 8 Aluminum wire 9 Chip electrode 10 Bonding pad 11 Wiring layer 12 External electrode 13 Silicon 14 Bump 15 Resin 16 Gold wire 17 Lead frame 18 UV transmitting adhesive 19 Light transmitting plate 20 Transfer molding resin 21, 23, 28, 29 Solder bump 22, 24 Solder frame 25, 27 Through hole 26 Conductive material
Claims (9)
ってその配線層側にＩＣ接続用パッドが形成されている
キャップと、回路面をキャップ側に向けて前記ＩＣ接続
用パッドにバンプを介して接続されるＩＣチップと、内
部に配線層を有し基板裏面に外部接続用端子を有するキ
ャリア基板とから構成されたチップキャリアであって、
前記キャップと前記キャリア基板の各々の基板外周部の
はんだ枠により内部が気密封止されており、さらに前記
キャップと前記キャリア基板は前記はんだ枠の内側に形
成されたはんだバンプで電気的接続を得ることを特徴と
するチップキャリア。1. A light-transmitting substrate having a wiring layer on one side and having an IC connection pad formed on the wiring layer side, and a bump on the IC connection pad with the circuit surface facing the cap side. A chip carrier comprising: an IC chip connected via a substrate; and a carrier substrate having a wiring layer inside and a terminal for external connection on the back surface of the substrate.
The inside of the cap and the carrier substrate are hermetically sealed by a solder frame on an outer peripheral portion of each substrate, and the cap and the carrier substrate are electrically connected by solder bumps formed inside the solder frame. A chip carrier, characterized in that:
とし込む凹部を設けた請求項１記載のチップキャリア。2. The chip carrier according to claim 1, wherein a concave portion for dropping an IC chip is provided at a central portion of the carrier substrate.
裏面とが導電性材料を介して接続することを特徴とする
請求項１又は請求項２記載のチップキャリア。3. The central part of the carrier substrate and the back surface of the IC chip are connected via a conductive material.
The chip carrier according to claim 1 or 2 .
面とを接続する導電性材料が前記キャリア基板に設けた
スルーホールを介して前記キャリア基板の裏面に設けた
マザーボード接続用のバンプに電気的に接続する請求項
３記載のチップキャリア。4. A conductive material for connecting the central portion of the carrier substrate and the back surface of the IC chip to a mother board connection bump provided on the back surface of the carrier substrate via a through hole provided in the carrier substrate. 4. The chip carrier according to claim 3, wherein said chip carrier is connected to said chip carrier.
ップと接続用のはんだバンプの形成領域より一段高く
し、前記キャリア基板側面から配線層を引き回すことを
特徴とする請求項１、２又は３記載のチップキャリア。5. The carrier frame forming region of the carrier substrate is made one step higher than the forming region of the cap and the connection solder bump, and the wiring layer is routed from the side surface of the carrier substrate. Chip carrier.
ンプ形成領域より一段低くし、はんだ枠が前記キャップ
とキャリア基板の間のはんだバンプより高いことを特徴
とする請求項１、２又は３記載のチップキャリア。6. The solder frame according to claim 1, wherein the solder frame forming area of the cap is one step lower than the solder bump forming area, and the solder frame is higher than the solder bump between the cap and the carrier substrate. Chip carrier.
と接続するためのはんだバンプの高さが、キャップのは
んだ枠およびキャリア基板と接続するためのはんだバン
プの高さより高いことを特徴とする請求項１、２又は３
記載のチップキャリア。7. The solder frame of the carrier substrate and the height of the solder bump for connecting to the cap are higher than the height of the solder frame of the cap and the solder bump for connecting to the carrier substrate. , 2 or 3
The described chip carrier.
るためのはんだ枠およびはんだバンプの高さを、チップ
のバンプと同じにすることを特徴とする請求項２または
３記載のチップキャリア。8. The chip carrier according to claim 2, wherein the height of the solder frame and the solder bump for connecting the cap and the carrier substrate to each other are the same as the height of the bump of the chip.
部接続用端子を前記キャリア基板の側面に設けることを
特徴とする請求項１、２又は３記載のチップキャリア。9. An external connection terminal connected to a wiring layer inside a carrier substrate is provided on a side surface of the carrier substrate.
The chip carrier according to claim 1, 2 or 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935493A JP2646989B2 (en) | 1993-12-27 | 1993-12-27 | Chip carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935493A JP2646989B2 (en) | 1993-12-27 | 1993-12-27 | Chip carrier |
Publications (2)
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|---|---|
| JPH07193160A JPH07193160A (en) | 1995-07-28 |
| JP2646989B2 true JP2646989B2 (en) | 1997-08-27 |
Family
ID=18220526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32935493A Expired - Lifetime JP2646989B2 (en) | 1993-12-27 | 1993-12-27 | Chip carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646989B2 (en) |
Families Citing this family (5)
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-
1993
- 1993-12-27 JP JP32935493A patent/JP2646989B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193160A (en) | 1995-07-28 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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