JP2645219B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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Description
【０００１】
【産業上の利用分野】本発明は、導電変調型ＭＯＳＦＥ
Ｔに関する。
Ｔに関する。
【０００２】
【従来の技術】導電変調型ＭＯＳＦＥＴは、通常のパワ
ーＭＯＳＦＥＴのドレイン領域をソース領域とは逆の導
電型にしたものである。従来の導電変調型ＭＯＳＦＥＴ
の構造を図６に示す。４１はｐ+ ドレイン層、４２はｎ
- 型高抵抗層であり、この高抵抗層４２の表面にｐ型ベ
ース拡散層４３が形成され、更にこのｐ型ベース拡散層
４３内にｎ+ 型ソース拡散層４４が形成されている。そ
して、ソース拡散層４４と表面に露出している高抵抗層
４２に挟まれたｐ型ベース層４３部分をチャネル領域４
９として、この上にゲート絶縁膜４５を介してゲート電
極４６を配設し、また、ソース拡散層４４とベース拡散
層４３の双方にコンタクトするソース電極４７を形成し
ている。ドレイン層４１の表面にはドレイン電極４８が
形成されている。
ーＭＯＳＦＥＴのドレイン領域をソース領域とは逆の導
電型にしたものである。従来の導電変調型ＭＯＳＦＥＴ
の構造を図６に示す。４１はｐ+ ドレイン層、４２はｎ
- 型高抵抗層であり、この高抵抗層４２の表面にｐ型ベ
ース拡散層４３が形成され、更にこのｐ型ベース拡散層
４３内にｎ+ 型ソース拡散層４４が形成されている。そ
して、ソース拡散層４４と表面に露出している高抵抗層
４２に挟まれたｐ型ベース層４３部分をチャネル領域４
９として、この上にゲート絶縁膜４５を介してゲート電
極４６を配設し、また、ソース拡散層４４とベース拡散
層４３の双方にコンタクトするソース電極４７を形成し
ている。ドレイン層４１の表面にはドレイン電極４８が
形成されている。
【０００３】この導電変調型ＭＯＳＦＥＴでは、ゲート
電極４６にソース電極４７に対して正の電圧を印加する
とチャネル領域４９に反転層が形成され、ソース拡散層
４４からの電子がこのチャネル領域４９を通ってｎ- 型
高抵抗層４２に注入される。注入された電子は高抵抗層
４２を拡散してドレイン電極４８へ抜けるが、このとき
ドレイン層４１から正孔の注入を引起こす。この正孔の
注入により、高抵抗層４２にはキャリアの蓄積による導
電変調が起こり、この高抵抗層４２の抵抗が低下する。
これにより、通常のパワーＭＯＳＦＥＴより低いオン抵
抗を持ったＭＯＳＦＥＴが得られることになる。
電極４６にソース電極４７に対して正の電圧を印加する
とチャネル領域４９に反転層が形成され、ソース拡散層
４４からの電子がこのチャネル領域４９を通ってｎ- 型
高抵抗層４２に注入される。注入された電子は高抵抗層
４２を拡散してドレイン電極４８へ抜けるが、このとき
ドレイン層４１から正孔の注入を引起こす。この正孔の
注入により、高抵抗層４２にはキャリアの蓄積による導
電変調が起こり、この高抵抗層４２の抵抗が低下する。
これにより、通常のパワーＭＯＳＦＥＴより低いオン抵
抗を持ったＭＯＳＦＥＴが得られることになる。
【０００４】ところでこの様な導電変調型ＭＯＳＦＥＴ
では、ｐ+ 型ドレイン層４１−ｎ-型高抵抗層４２−ｐ
型ベース拡散層４３−ｎ+ 型ソース拡散層４４の四層が
サイリスタを構成する。この寄生サイリスタが導通する
と、ゲート・ソース間電圧を零にしても素子はオフでき
なくなり、多くの場合素子破壊に繋がる。この寄生サイ
リスタがオンになる原因は、ｐ+ 型ドレイン層４１から
注入された正孔がソース電極４７へ抜ける際にｐ型ベー
ス拡散層４３を通ることにある。即ち、このような正孔
電流が流れ、ベース拡散層４３のソース拡散層４４直下
の抵抗による電圧降下がベース・ソース間のビルトイン
電圧を越えると、ソース層４４からの電子注入をもたら
し、寄生サイリスタがオンしてしまう。
では、ｐ+ 型ドレイン層４１−ｎ-型高抵抗層４２−ｐ
型ベース拡散層４３−ｎ+ 型ソース拡散層４４の四層が
サイリスタを構成する。この寄生サイリスタが導通する
と、ゲート・ソース間電圧を零にしても素子はオフでき
なくなり、多くの場合素子破壊に繋がる。この寄生サイ
リスタがオンになる原因は、ｐ+ 型ドレイン層４１から
注入された正孔がソース電極４７へ抜ける際にｐ型ベー
ス拡散層４３を通ることにある。即ち、このような正孔
電流が流れ、ベース拡散層４３のソース拡散層４４直下
の抵抗による電圧降下がベース・ソース間のビルトイン
電圧を越えると、ソース層４４からの電子注入をもたら
し、寄生サイリスタがオンしてしまう。
【０００５】このような寄生サイリスタのラッチング現
象を防止するため、図７に示すようにｐ型ベース拡散層
４３に高濃度のｐ+ 型ベース拡散層５０を形成してｐ型
ベース拡散層の抵抗を下げることが行われている。しか
し、このようにしても、従来の導電変調型ＭＯＳＦＥＴ
では高々２００Ａ／ｃｍ2 程度の電流しかオフすること
ができない、という問題があった。その根本的な理由を
追及した結果、従来の導電変調型ＭＯＳＦＥＴが、通常
のパワーＭＯＳＦＥＴと同じソース、ゲートのパターン
を用いていることにあることが明らかになった。この点
を以下に詳細に説明する。
象を防止するため、図７に示すようにｐ型ベース拡散層
４３に高濃度のｐ+ 型ベース拡散層５０を形成してｐ型
ベース拡散層の抵抗を下げることが行われている。しか
し、このようにしても、従来の導電変調型ＭＯＳＦＥＴ
では高々２００Ａ／ｃｍ2 程度の電流しかオフすること
ができない、という問題があった。その根本的な理由を
追及した結果、従来の導電変調型ＭＯＳＦＥＴが、通常
のパワーＭＯＳＦＥＴと同じソース、ゲートのパターン
を用いていることにあることが明らかになった。この点
を以下に詳細に説明する。
【０００６】図８は図７の導電変調型ＭＯＳＦＥＴの拡
散層パターンを示している。図のようにｐ型ベース拡散
層４３は六角形状に複数個拡散形成され、それぞれの周
辺部にチャネル領域４９が形成されるパターンとなって
いる。このようなパターンはパワーＭＯＳＦＥＴでは、
ゲート面積を大きくしてオン抵抗を小さくする意味で有
効なものであった。しかしながら、寄生サイリスタをオ
ンさせてはならない、という要請がある導電変調型ＭＯ
ＳＦＥＴでは、このようなパターンでは次のような不都
合があった。
散層パターンを示している。図のようにｐ型ベース拡散
層４３は六角形状に複数個拡散形成され、それぞれの周
辺部にチャネル領域４９が形成されるパターンとなって
いる。このようなパターンはパワーＭＯＳＦＥＴでは、
ゲート面積を大きくしてオン抵抗を小さくする意味で有
効なものであった。しかしながら、寄生サイリスタをオ
ンさせてはならない、という要請がある導電変調型ＭＯ
ＳＦＥＴでは、このようなパターンでは次のような不都
合があった。
【０００７】第１に、寄生サイリスタ動作を防止するた
めには、チャネル領域４９からｐ+型ベース拡散層５０
の開口部までの抵抗ができるだけ小さいことが望まし
い。ところが図８のパターンでは、ｐ+ 型ベース拡散層
５０のソース電極とのコンタクトがｐ型ベース拡散層４
３の中心部に形成されていて、その周囲長はｐ型ベース
拡散層４３の周辺にあるチャネル領域４９の長さに比べ
て小さく、その広がり抵抗のためチャネル領域４９とｐ
+ 型ベース拡散層５０のソース電極とコンタクトの間の
抵抗を十分小さくすることができない。
めには、チャネル領域４９からｐ+型ベース拡散層５０
の開口部までの抵抗ができるだけ小さいことが望まし
い。ところが図８のパターンでは、ｐ+ 型ベース拡散層
５０のソース電極とのコンタクトがｐ型ベース拡散層４
３の中心部に形成されていて、その周囲長はｐ型ベース
拡散層４３の周辺にあるチャネル領域４９の長さに比べ
て小さく、その広がり抵抗のためチャネル領域４９とｐ
+ 型ベース拡散層５０のソース電極とコンタクトの間の
抵抗を十分小さくすることができない。
【０００８】第２に、図８のパターンでは、ｎ- 型高抵
抗層４２の基板ウェーハ表面に露出する開口部、即ちゲ
ート電極が配設される部分の幅ＬG が大きいことがサイ
リスタ動作をし易くしていることが本発明者等の研究に
より明らかになった。
抗層４２の基板ウェーハ表面に露出する開口部、即ちゲ
ート電極が配設される部分の幅ＬG が大きいことがサイ
リスタ動作をし易くしていることが本発明者等の研究に
より明らかになった。
【０００９】寄生サイリスタのラッチング時のドレイン
電流がＬG に逆比例することは次のように示される。ゲ
ート絶縁膜下には略一様に電流が流れこれがｐ型ベース
層に流れ込むので、チャネル領域４９の単位長さの横幅
のゲート絶縁膜下には次の電流ＩP が流れ込む。
電流がＬG に逆比例することは次のように示される。ゲ
ート絶縁膜下には略一様に電流が流れこれがｐ型ベース
層に流れ込むので、チャネル領域４９の単位長さの横幅
のゲート絶縁膜下には次の電流ＩP が流れ込む。
【００１０】 ＩP ＝ＳG ・ＪP ／Ｔ …（１） ここでＪP は正孔電流密度であり、ＳG は単位面積当り
のｎ- 型高抵抗層開口部の面積、Ｔは単位面積当りのｐ
型ベース拡散層の周囲長である。この電流がソース拡散
層下のベース拡散層に流れ込み、ソース拡散層下の抵抗
ＲB による電圧降下がベース・ソース間のビルトイン電
圧Ｖbiより高くなると、寄生サイリスタがオンする。こ
れを式で表わすと、 Ｖbi＝ＩP ・ＲB ／Ｔ ＝ＳG ・ＪP ・ＲB ／Ｔ …（２） となる。但しＲB は単位の周囲長当りのｐ型ベース層の
チャネルからｐ+ コンタクトまでの抵抗である。これを
ＪP について解くと、 ＪP ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度ＪL
は、 ＪL ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（４） となる。ＳG ／Ｔは概略ＬG となり、ＪL はＬG に逆比
例することになる。このことは、本発明者らの実験デー
タである図１０からも明らかである。一方、図９の斜視
図に示すように、ゲート電極４６を多結晶シリコン膜４
６1 とＡｌ膜４６2 の積層構造とした場合、Ａｌ膜４６
2 の幅を３０μｍとすると、多結晶シリコン膜４６1 の
幅は５０〜６０μｍ必要である。即ち、従来の図８のよ
うなパターンを用いた場合には、Ａｌ膜４６が存在する
部分ではｎ- 型高抵抗層４２の開口部の幅ＬG を他の部
分に比べて広く、つまり、５０〜６０μｍ程度の広さに
する必要がある。このことが従来の導電変調型ＭＯＳＦ
ＥＴのラッチアップを効果的に防止することができない
理由となっていたのである。
のｎ- 型高抵抗層開口部の面積、Ｔは単位面積当りのｐ
型ベース拡散層の周囲長である。この電流がソース拡散
層下のベース拡散層に流れ込み、ソース拡散層下の抵抗
ＲB による電圧降下がベース・ソース間のビルトイン電
圧Ｖbiより高くなると、寄生サイリスタがオンする。こ
れを式で表わすと、 Ｖbi＝ＩP ・ＲB ／Ｔ ＝ＳG ・ＪP ・ＲB ／Ｔ …（２） となる。但しＲB は単位の周囲長当りのｐ型ベース層の
チャネルからｐ+ コンタクトまでの抵抗である。これを
ＪP について解くと、 ＪP ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度ＪL
は、 ＪL ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（４） となる。ＳG ／Ｔは概略ＬG となり、ＪL はＬG に逆比
例することになる。このことは、本発明者らの実験デー
タである図１０からも明らかである。一方、図９の斜視
図に示すように、ゲート電極４６を多結晶シリコン膜４
６1 とＡｌ膜４６2 の積層構造とした場合、Ａｌ膜４６
2 の幅を３０μｍとすると、多結晶シリコン膜４６1 の
幅は５０〜６０μｍ必要である。即ち、従来の図８のよ
うなパターンを用いた場合には、Ａｌ膜４６が存在する
部分ではｎ- 型高抵抗層４２の開口部の幅ＬG を他の部
分に比べて広く、つまり、５０〜６０μｍ程度の広さに
する必要がある。このことが従来の導電変調型ＭＯＳＦ
ＥＴのラッチアップを効果的に防止することができない
理由となっていたのである。
【００１１】
【発明が解決しようとする課題】上述の如く、従来の導
電変調型ＭＯＳＦＥＴはラッチアップを効果的に防止す
ることができないという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、ラッチアップの起こり難い導電変調型ＭＯＳＦＥＴ
を提供することにある。
電変調型ＭＯＳＦＥＴはラッチアップを効果的に防止す
ることができないという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、ラッチアップの起こり難い導電変調型ＭＯＳＦＥＴ
を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の導電変調型ＭＯＳＦＥＴは、高濃度、第
１導電型のドレイン層と第２導電型の高抵抗層を有する
半導体基板ウエーハの前記高抵抗層部分に第１導電型の
ベース拡散層が形成され、このベース拡散層内に高濃
度、第２導電型のソース拡散層が形成され、このソース
拡散層と前記高抵抗層に挟まれたチャネル領域となるベ
ース拡散層上にゲート絶縁膜を介してゲート電極が形成
され、前記ソース拡散層とベース拡散層の双方にコンタ
クトするソース電極が形成された導電変調型ＭＯＳＦＥ
Ｔにおいて、前記ゲート電極は、前記複数の島状の高抵
抗層部分を覆うように前記半導体基板ウエーハ上に連続
的に網目状に配設された多結晶シリコン膜とこの上に重
ねて配設された金属膜とからなり、且つ前記多結晶シリ
コン膜のうち、その上に金属膜が配設されたものの下部
の前記高抵抗層の表面には、前記複数の高抵抗層部分を
分離するための高濃度の第１導電型のベース拡散層が形
成されていることを特徴とする。なお、上記導電変調型
ＭＯＳＦＥＴにおいて、高抵抗層のウェーハ表面に露出
した開口部をベース拡散層に完全に囲まれた島状とする
ことが好ましい。
めに、本発明の導電変調型ＭＯＳＦＥＴは、高濃度、第
１導電型のドレイン層と第２導電型の高抵抗層を有する
半導体基板ウエーハの前記高抵抗層部分に第１導電型の
ベース拡散層が形成され、このベース拡散層内に高濃
度、第２導電型のソース拡散層が形成され、このソース
拡散層と前記高抵抗層に挟まれたチャネル領域となるベ
ース拡散層上にゲート絶縁膜を介してゲート電極が形成
され、前記ソース拡散層とベース拡散層の双方にコンタ
クトするソース電極が形成された導電変調型ＭＯＳＦＥ
Ｔにおいて、前記ゲート電極は、前記複数の島状の高抵
抗層部分を覆うように前記半導体基板ウエーハ上に連続
的に網目状に配設された多結晶シリコン膜とこの上に重
ねて配設された金属膜とからなり、且つ前記多結晶シリ
コン膜のうち、その上に金属膜が配設されたものの下部
の前記高抵抗層の表面には、前記複数の高抵抗層部分を
分離するための高濃度の第１導電型のベース拡散層が形
成されていることを特徴とする。なお、上記導電変調型
ＭＯＳＦＥＴにおいて、高抵抗層のウェーハ表面に露出
した開口部をベース拡散層に完全に囲まれた島状とする
ことが好ましい。
【００１３】
【作用】従来構造の場合、ゲート電極を構成する膜のう
ち、Ａｌ膜（金属膜）が存在する多結晶シリコン膜の幅
ＬG が他の部分に比べて広くする必要があるため、ＭＯ
Ｓ動作が容易に生じ、ラッチアップ電流が低下するとい
う問題があった。
ち、Ａｌ膜（金属膜）が存在する多結晶シリコン膜の幅
ＬG が他の部分に比べて広くする必要があるため、ＭＯ
Ｓ動作が容易に生じ、ラッチアップ電流が低下するとい
う問題があった。
【００１４】しかし、本発明の場合、この幅が広くなる
部分の多結晶シリコン膜の下部に高濃度の第１導電型の
ベース拡散層が形成されているので、ＭＯＳ動作が抑制
されるようになる。
部分の多結晶シリコン膜の下部に高濃度の第１導電型の
ベース拡散層が形成されているので、ＭＯＳ動作が抑制
されるようになる。
【００１５】したがって、ラッチアップが起こる電流密
度が高くなり、ラッチアップが起こり難い導電変調型Ｍ
ＯＳＦＥＴを実現できるようになる。また、本発明にお
いて、高抵抗層のウェーハ表面に露出した開口部をベー
ス拡散層に完全に囲まれた島状とすることにより、つま
り、高抵抗層のウェーハ表面に露出する部分がベース拡
散層を取り囲む従来のパターンとは逆に、高抵抗層のウ
ェーハ表面に露出する部分がベース拡散層に囲まれて複
数の島状に配置されるパターンを採用することにより、
以下のような作用効果が得られる。
度が高くなり、ラッチアップが起こり難い導電変調型Ｍ
ＯＳＦＥＴを実現できるようになる。また、本発明にお
いて、高抵抗層のウェーハ表面に露出した開口部をベー
ス拡散層に完全に囲まれた島状とすることにより、つま
り、高抵抗層のウェーハ表面に露出する部分がベース拡
散層を取り囲む従来のパターンとは逆に、高抵抗層のウ
ェーハ表面に露出する部分がベース拡散層に囲まれて複
数の島状に配置されるパターンを採用することにより、
以下のような作用効果が得られる。
【００１６】このようなパターンを採用すると、チャネ
ル領域下のベース層抵抗およびゲート絶縁膜下に開口す
る高抵抗層の面積が従来より小さくなるので、つまり、
ＳG・ＲB の値が従来よりも小さくなる。
ル領域下のベース層抵抗およびゲート絶縁膜下に開口す
る高抵抗層の面積が従来より小さくなるので、つまり、
ＳG・ＲB の値が従来よりも小さくなる。
【００１７】したがって、本発明者等が見出した式
（４）の値（電流密度ＪL ）が従来よりも大きくなるの
で、ラッチアップが起こる電流密度が高くなり、例え
ば、７５０Ａ／ｃｍ2 以上までラッチアップしない導電
変調型ＭＯＳＦＥＴを実現できるようになる。
（４）の値（電流密度ＪL ）が従来よりも大きくなるの
で、ラッチアップが起こる電流密度が高くなり、例え
ば、７５０Ａ／ｃｍ2 以上までラッチアップしない導電
変調型ＭＯＳＦＥＴを実現できるようになる。
【００１８】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係る導電変調型ＭＯＳ
ＦＥＴの平面図である。また、図２、図３、図４は、そ
れぞれ、図１の導電変調型ＭＯＳＦＥＴのＡ−Ａ′断面
図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
る。図１は、本発明の一実施例に係る導電変調型ＭＯＳ
ＦＥＴの平面図である。また、図２、図３、図４は、そ
れぞれ、図１の導電変調型ＭＯＳＦＥＴのＡ−Ａ′断面
図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
【００１９】ｐ+ 型ドレイン層１１の上にｎ- 型高抵抗
層１２があり、この高抵抗層１２の表面にｐ型ベース拡
散層１３が形成され、更にベース拡散層１３内にｎ+ 型
ソース拡散層１４が形成されている。そして、ソース拡
散層１４と高抵抗層１２のウェーハ表面開口部の間をチ
ャネル領域２１として、この上にゲート絶縁膜１６を介
して多結晶シリコン膜による多結晶シリコンゲート電極
１７が形成されている。ソース拡散層１４とベース拡散
層１３の双方にコンタクトするソース電極１８が設けら
れ、ウェーハ裏面のドレイン層１１にはドレイン電極１
９が設けられている。以上の基本構造は従来と同様であ
る。
層１２があり、この高抵抗層１２の表面にｐ型ベース拡
散層１３が形成され、更にベース拡散層１３内にｎ+ 型
ソース拡散層１４が形成されている。そして、ソース拡
散層１４と高抵抗層１２のウェーハ表面開口部の間をチ
ャネル領域２１として、この上にゲート絶縁膜１６を介
して多結晶シリコン膜による多結晶シリコンゲート電極
１７が形成されている。ソース拡散層１４とベース拡散
層１３の双方にコンタクトするソース電極１８が設けら
れ、ウェーハ裏面のドレイン層１１にはドレイン電極１
９が設けられている。以上の基本構造は従来と同様であ
る。
【００２０】この実施例の特徴は、第１に、多結晶シリ
コンゲート電極１７下に開口する高抵抗層１２の部分
を、図１に幅ＬG で示される長方形として複数個マトリ
クス状に配列し、その長辺に沿ってチャネル領域２１を
形成していることである。長方形を用いた理由は、ｎ-
型高抵抗層を島状とする時チャネル領域の横幅を最も長
くできるからである。
コンゲート電極１７下に開口する高抵抗層１２の部分
を、図１に幅ＬG で示される長方形として複数個マトリ
クス状に配列し、その長辺に沿ってチャネル領域２１を
形成していることである。長方形を用いた理由は、ｎ-
型高抵抗層を島状とする時チャネル領域の横幅を最も長
くできるからである。
【００２１】第２の特徴は、そのような複数の長方形の
開口部がｐ型ベース拡散層にそれぞれ完全に囲まれて島
状になるようにしていることである。即ち、多結晶シリ
コンゲート電極１７はチャネル領域２１と高抵抗層１２
の長方形状開口部を覆うように基板ウェーハ全面に連続
的に配設され、この上のソース電極１８が走らない部分
にストライブ状のＡｌゲート電極２０が配列されるが、
図２〜図４に示す如くソース電極１８の下および多結晶
シリコンゲート電極１７上に重ねたＡｌゲート電極２０
の下に高濃度のｐ+ 型ベース拡散層１５を形成して、ｐ
型ベース拡散層１３とｐ+ 型ベース拡散層１５によって
高抵抗層１２の長方形開口部を形成している。
開口部がｐ型ベース拡散層にそれぞれ完全に囲まれて島
状になるようにしていることである。即ち、多結晶シリ
コンゲート電極１７はチャネル領域２１と高抵抗層１２
の長方形状開口部を覆うように基板ウェーハ全面に連続
的に配設され、この上のソース電極１８が走らない部分
にストライブ状のＡｌゲート電極２０が配列されるが、
図２〜図４に示す如くソース電極１８の下および多結晶
シリコンゲート電極１７上に重ねたＡｌゲート電極２０
の下に高濃度のｐ+ 型ベース拡散層１５を形成して、ｐ
型ベース拡散層１３とｐ+ 型ベース拡散層１５によって
高抵抗層１２の長方形開口部を形成している。
【００２２】また、高濃度のｐ+ 型ベース拡散層１５の
うちＡｌゲート電極２０の下部のものは、ｐ型ベース拡
散層１３とともに高抵抗層１２を囲む他に以下のような
役割も果たしている。
うちＡｌゲート電極２０の下部のものは、ｐ型ベース拡
散層１３とともに高抵抗層１２を囲む他に以下のような
役割も果たしている。
【００２３】まず、Ａｌゲート電極２０は、多結晶シリ
コンゲート電極１７の全面ではなく部分的にしか形成さ
れていないので、Ａｌゲート電極２０の幅は抵抗上昇を
抑制するために広く、その結果、Ａｌゲート電極２０が
配設される部分の幅ＬG は大きくなる。
コンゲート電極１７の全面ではなく部分的にしか形成さ
れていないので、Ａｌゲート電極２０の幅は抵抗上昇を
抑制するために広く、その結果、Ａｌゲート電極２０が
配設される部分の幅ＬG は大きくなる。
【００２４】幅ＬG が大きい導電変調型ＭＯＳＦＥＴは
前述したようにラッチアップが起こり易い。このような
不都合を回避するために、本実施例では、例えば、図３
に示すように、Ａｌゲート電極２０の下部に高濃度のｐ
+ 型ベース拡散層１５を形成し、Ａｌゲート電極２０が
配設される部分に導電変調型ＭＯＳＦＥＴが形成されな
いようにしている。
前述したようにラッチアップが起こり易い。このような
不都合を回避するために、本実施例では、例えば、図３
に示すように、Ａｌゲート電極２０の下部に高濃度のｐ
+ 型ベース拡散層１５を形成し、Ａｌゲート電極２０が
配設される部分に導電変調型ＭＯＳＦＥＴが形成されな
いようにしている。
【００２５】そして、Ａｌゲート電極２０の下部に流れ
る正孔は、高濃度のｐ+ 型ベース拡散層１５、ｐ型ベー
ス拡散層１３を介してソース電極１８に排出される。こ
れにより、Ａｌゲート電極２０の下部に流れる正孔が、
Ａｌゲート電極２０のそばにあるソース電極１８に直接
流れ込むので、ＭＯＳ動作が生じ難くなり、ラッチアッ
プが生じ易くなる状態を回避できるようになる。
る正孔は、高濃度のｐ+ 型ベース拡散層１５、ｐ型ベー
ス拡散層１３を介してソース電極１８に排出される。こ
れにより、Ａｌゲート電極２０の下部に流れる正孔が、
Ａｌゲート電極２０のそばにあるソース電極１８に直接
流れ込むので、ＭＯＳ動作が生じ難くなり、ラッチアッ
プが生じ易くなる状態を回避できるようになる。
【００２６】なお、実際の素子製造は、例えば、ドレイ
ン層１１となるｐ+ 型Ｓｉ基板を出発基板としてこれに
ｎ- 型高抵抗層１２をエピタキシャル成長させたウェー
ハを用い、これに不順物拡散、電極形成を順次行なう。
ｎ- 型高抵抗層１２を出発基板としても勿論よい。
ン層１１となるｐ+ 型Ｓｉ基板を出発基板としてこれに
ｎ- 型高抵抗層１２をエピタキシャル成長させたウェー
ハを用い、これに不順物拡散、電極形成を順次行なう。
ｎ- 型高抵抗層１２を出発基板としても勿論よい。
【００２７】この実施例では、図１から明らかなよう
に、ゲート電極１７下に開口する長方形の高抵抗層１２
の周囲上にあるチャネルの全横幅と、ソース電極１８と
コンタクトするｐ+ 型ベース拡散層１５の開口部の周囲
長がほぼ等しい。このため、図８のような従来の構造に
比べて広がり抵抗がないのでソース拡散層下のベース拡
散層抵抗が小さい。また、高抵抗層１２がウェーハ表面
に開口する部分の上は多結晶シリコンゲート電極１７の
みであり、Ａｌゲート電極がないから、この部分のゲー
ト電極幅ＬG は十分小さくできる。このＬG は前述した
ようにラッチングする電流密度に逆比例する。実際の試
作例ではＬG ＝１５μｍとしている。したがって、この
実施例によれば、従来より効果的にラッチアップ現象を
防止することができ、ラッチアップの電流密度７５０Ａ
／ｃｍ2 が得られている。また、全動作面積２０ｍｍ2
として１５０Ａまでの電流をターンオフすることができ
た。
に、ゲート電極１７下に開口する長方形の高抵抗層１２
の周囲上にあるチャネルの全横幅と、ソース電極１８と
コンタクトするｐ+ 型ベース拡散層１５の開口部の周囲
長がほぼ等しい。このため、図８のような従来の構造に
比べて広がり抵抗がないのでソース拡散層下のベース拡
散層抵抗が小さい。また、高抵抗層１２がウェーハ表面
に開口する部分の上は多結晶シリコンゲート電極１７の
みであり、Ａｌゲート電極がないから、この部分のゲー
ト電極幅ＬG は十分小さくできる。このＬG は前述した
ようにラッチングする電流密度に逆比例する。実際の試
作例ではＬG ＝１５μｍとしている。したがって、この
実施例によれば、従来より効果的にラッチアップ現象を
防止することができ、ラッチアップの電流密度７５０Ａ
／ｃｍ2 が得られている。また、全動作面積２０ｍｍ2
として１５０Ａまでの電流をターンオフすることができ
た。
【００２８】なお、本発明は上記実施例に限られない。
例えば、ウェーハ表面に露出する高抵抗層部分の形状は
必ずしも長方形でなくてもよい。従来の図８のパターン
に対応させて、ソース電極のコンタクトをとるｐ+ 型ベ
ース拡散層とゲート電極下に開口するｎ- 型高抵抗層の
配置をこれと逆にした場合の実施例のパターンを図５に
示す。なお図５で図１と対応する部分に図１と同じ符号
を付してある。このようなパターンを用いれば、図８と
の比較で本発明の効果が説明し易い。いま、ソース拡散
層１４の幅Ｌｎが図８と同じであり、かつチャネル領域
２１の長さおよび横幅Ｔ（周囲長）がやはり図８と同じ
とする。図５の場合、ゲート電極下の高抵抗層１２から
チャネル領域２１下を通ってｐ+ 型層１３，１５に抜け
る正孔電流の電流経路は図８の従来のものとは逆であ
る。したがって、同じ周辺長の高抵抗層開口部からのｐ
+ 型ベース拡散層のソース電極とのコンタクト部までの
チャネル領域下のベース抵抗は、図８のようにｐ+ 型ベ
ース拡散層がチャネル領域に囲まれて中心にある場合に
比べて明らかに小さい。これにより、本発明のパターン
の方が従来よりラッチアップしにくいことになる。
例えば、ウェーハ表面に露出する高抵抗層部分の形状は
必ずしも長方形でなくてもよい。従来の図８のパターン
に対応させて、ソース電極のコンタクトをとるｐ+ 型ベ
ース拡散層とゲート電極下に開口するｎ- 型高抵抗層の
配置をこれと逆にした場合の実施例のパターンを図５に
示す。なお図５で図１と対応する部分に図１と同じ符号
を付してある。このようなパターンを用いれば、図８と
の比較で本発明の効果が説明し易い。いま、ソース拡散
層１４の幅Ｌｎが図８と同じであり、かつチャネル領域
２１の長さおよび横幅Ｔ（周囲長）がやはり図８と同じ
とする。図５の場合、ゲート電極下の高抵抗層１２から
チャネル領域２１下を通ってｐ+ 型層１３，１５に抜け
る正孔電流の電流経路は図８の従来のものとは逆であ
る。したがって、同じ周辺長の高抵抗層開口部からのｐ
+ 型ベース拡散層のソース電極とのコンタクト部までの
チャネル領域下のベース抵抗は、図８のようにｐ+ 型ベ
ース拡散層がチャネル領域に囲まれて中心にある場合に
比べて明らかに小さい。これにより、本発明のパターン
の方が従来よりラッチアップしにくいことになる。
【００２９】また、島状の高抵抗層部分は、少なくとも
平行な二辺を有する長方形に類似の形状であって、それ
ぞれの四辺または二つの長辺に沿ってチャネル領域が形
成されるようにしてもよい。
平行な二辺を有する長方形に類似の形状であって、それ
ぞれの四辺または二つの長辺に沿ってチャネル領域が形
成されるようにしてもよい。
【００３０】また、一般的に（４）式において、ＳG は
高抵抗層の開口部の面積、Ｔは同開口部の周辺長即ちチ
ャネルの横幅であるから、図５と図８でＴが同じである
場合、ＳG ・ＲB は図８の方が大きいので、一般的に図
８の方がラッチアップする電流密度ＪL は小さい。従来
のパワーＭＯＳＦＥＴで用いられた図８のようなパター
ンは現在では全く使われていない。それは高耐圧パワー
ＭＯＳＦＥＴでは、高抵抗層の開口部の面積ＳG や周囲
長Ｔを大きくしないとオン抵抗が増大してしまうことが
明らかになったためである。しかし、導電変調型ＭＯＳ
ＦＥＴはｎ- 型層は導電変調を受けるので、抵抗が低く
なっているため開口部の面積をパワーＭＯＳＦＥＴのよ
うに広くする必要がない。
高抵抗層の開口部の面積、Ｔは同開口部の周辺長即ちチ
ャネルの横幅であるから、図５と図８でＴが同じである
場合、ＳG ・ＲB は図８の方が大きいので、一般的に図
８の方がラッチアップする電流密度ＪL は小さい。従来
のパワーＭＯＳＦＥＴで用いられた図８のようなパター
ンは現在では全く使われていない。それは高耐圧パワー
ＭＯＳＦＥＴでは、高抵抗層の開口部の面積ＳG や周囲
長Ｔを大きくしないとオン抵抗が増大してしまうことが
明らかになったためである。しかし、導電変調型ＭＯＳ
ＦＥＴはｎ- 型層は導電変調を受けるので、抵抗が低く
なっているため開口部の面積をパワーＭＯＳＦＥＴのよ
うに広くする必要がない。
【００３１】以上の説明から明らかなように、本発明を
導電変調型ＭＯＳＦＥＴに適用するとパワーＭＯＳＦＥ
Ｔに適用した場合とは全く異なる大きい効果を発揮する
ことができる
導電変調型ＭＯＳＦＥＴに適用するとパワーＭＯＳＦＥ
Ｔに適用した場合とは全く異なる大きい効果を発揮する
ことができる
【００３２】
【発明の効果】以上詳述したように本発明によれば、従
来よりもラッチアップの起こり難い導電変調型ＭＯＳＦ
ＥＴを実現できるようになる。
来よりもラッチアップの起こり難い導電変調型ＭＯＳＦ
ＥＴを実現できるようになる。
【図１】本発明の一実施例に係る導電変調型ＭＯＳＦＥ
Ｔの平面図
Ｔの平面図
【図２】図１の導電変調型ＭＯＳＦＥＴのＡ−Ａ´断面
図
図
【図３】図１の導電変調型ＭＯＳＦＥＴのＢ−Ｂ´断面
図
図
【図４】図１の導電変調型ＭＯＳＦＥＴのＣ−Ｃ´断面
図
図
【図５】本発明の他の実施例に係る導電変調型ＭＯＳＦ
ＥＴの拡散層パターンを示す図
ＥＴの拡散層パターンを示す図
【図６】従来の導電変調型ＭＯＳＦＥＴの断面図
【図７】従来の他の導電変調型ＭＯＳＦＥＴの断面図
【図８】従来の導電変調型ＭＯＳＦＥＴの拡散層パター
ンを示す図
ンを示す図
【図９】従来の導電変調型ＭＯＳＦＥＴの斜視図
【図１０】ラッチング特性を示す実験データ
１１…ｐ+ 型ドレイン層 １２…ｎ- 型高抵抗層 １３…ｐ型ベース拡散層 １４…ｎ+ 型ソース拡散層 １５…ｐ+ 型ベース拡散層 １６…ゲート絶縁膜 １７…多結晶シリコンゲート電極 １８…ソース電極 １９…ドレイン電極 ２０…Ａｌゲート電極 ２１…チャネル領域
Claims (1)
- 【請求項１】高濃度、第１導電型のドレイン層と第２導
電型の高抵抗層を有する半導体基板ウエーハの前記高抵
抗層部分に第１導電型のベース拡散層が形成され、この
ベース拡散層内に高濃度、第２導電型のソース拡散層が
形成され、このソース拡散層と前記高抵抗層に挟まれた
チャネル領域となるベース拡散層上にゲート絶縁膜を介
してゲート電極が形成され、前記ソース拡散層とベース
拡散層の双方にコンタクトするソース電極が形成された
導電変調型ＭＯＳＦＥＴにおいて、前記ゲート電極は、
前記半導体基板ウエーハ上に連続的に網目状に配設され
た多結晶シリコン膜とこの上に重ねて配設された金属膜
とからなり、且つ前記多結晶シリコン膜のうち、その上
に金属膜が配設されたものの下部の前記高抵抗層の表面
には、高濃度の第１導電型のベース拡散層が形成されて
いることを特徴とする導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864194A JP2645219B2 (ja) | 1994-05-23 | 1994-05-23 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864194A JP2645219B2 (ja) | 1994-05-23 | 1994-05-23 | 導電変調型ｍｏｓｆｅｔ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204427A Division JP2585505B2 (ja) | 1984-05-30 | 1984-09-29 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715007A JPH0715007A (ja) | 1995-01-17 |
| JP2645219B2 true JP2645219B2 (ja) | 1997-08-25 |
Family
ID=14489953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864194A Expired - Lifetime JP2645219B2 (ja) | 1994-05-23 | 1994-05-23 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645219B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
-
1994
- 1994-05-23 JP JP10864194A patent/JP2645219B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715007A (ja) | 1995-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |