JP2643895B2 - セラミック半導体装置およびその製造方法 - Google Patents
セラミック半導体装置およびその製造方法Info
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Description
【０００１】
【産業上の利用分野】本発明はセラミック半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】従来のセラミック半導体装置の一例の縦
断面図が図４に示される。図４に示されるように、本従
来例は、半導体素子１、ベースト材２と、セラミックパ
ッケージ３と、金属ワイヤ４と、外部リード５と、金属
キャップ６とを備えて構成されており、半導体素子１
は、ペースト材２を介してセラミックパッケージ３に接
着され、金属ワイヤ４により、半導体素子１と、セラミ
ックパッケージ３内に多数配列されている内部リードと
が電気的に接続されている。また、当該内部リードには
外部リード５が電気的に接続され、セラミックパッケー
ジ３には金属キャップ６が溶接されており、これによ
り、半導体素子１は、セラミックパッケージ３の内部に
密閉された構造となっている。このような構造において
は、半導体素子１にかかる残留応力が大きい場合には、
半導体素子１にクラックまたは剥離が生じるという惧れ
がある。
断面図が図４に示される。図４に示されるように、本従
来例は、半導体素子１、ベースト材２と、セラミックパ
ッケージ３と、金属ワイヤ４と、外部リード５と、金属
キャップ６とを備えて構成されており、半導体素子１
は、ペースト材２を介してセラミックパッケージ３に接
着され、金属ワイヤ４により、半導体素子１と、セラミ
ックパッケージ３内に多数配列されている内部リードと
が電気的に接続されている。また、当該内部リードには
外部リード５が電気的に接続され、セラミックパッケー
ジ３には金属キャップ６が溶接されており、これによ
り、半導体素子１は、セラミックパッケージ３の内部に
密閉された構造となっている。このような構造において
は、半導体素子１にかかる残留応力が大きい場合には、
半導体素子１にクラックまたは剥離が生じるという惧れ
がある。
【０００３】ここにおいて、半導体素子１にかかる残留
応力について説明する。半導体素子１とセラミックパッ
ケージ３とを、熱硬化型のペース材２により接着する場
合に発生する残留応力の状態が、図６（ａ）、（ｂ）お
よび（ｃ）に示される。図６は、セラミックパッケージ
３の上部に、ペースト材２を介して半導体素子１を接着
した構造の部分断面図であり、ペースト材の熱硬化後に
おける半導体素子１とセラミックパッケージ３に、残留
応力１０１による反りが発生している状況が示されてい
る。図６（ａ）は接着による硬化前の状態であり、図６
（ｂ）は硬化中の状態、図６（ｃ）は硬化後の状態であ
る。なお、図６（ｂ）および（ｃ）においては、残留応
力１０１の作用する方向が示されている。図６（ｃ）に
示される残留応力による反りが大きい場合には、半導体
素子１にはクラックまたは剥離が発生し、或はまたセラ
ミックパッケージ３が薄型セラミックパッケージの場合
には、当該セラミックパッケージ自身にクラックが発生
する。
応力について説明する。半導体素子１とセラミックパッ
ケージ３とを、熱硬化型のペース材２により接着する場
合に発生する残留応力の状態が、図６（ａ）、（ｂ）お
よび（ｃ）に示される。図６は、セラミックパッケージ
３の上部に、ペースト材２を介して半導体素子１を接着
した構造の部分断面図であり、ペースト材の熱硬化後に
おける半導体素子１とセラミックパッケージ３に、残留
応力１０１による反りが発生している状況が示されてい
る。図６（ａ）は接着による硬化前の状態であり、図６
（ｂ）は硬化中の状態、図６（ｃ）は硬化後の状態であ
る。なお、図６（ｂ）および（ｃ）においては、残留応
力１０１の作用する方向が示されている。図６（ｃ）に
示される残留応力による反りが大きい場合には、半導体
素子１にはクラックまたは剥離が発生し、或はまたセラ
ミックパッケージ３が薄型セラミックパッケージの場合
には、当該セラミックパッケージ自身にクラックが発生
する。
【０００４】半導体素子１にかかる上記の残留応力δ
は、下記の式（１）に示されるとうりである。
は、下記の式（１）に示されるとうりである。
【０００５】 δ＝Ｋ△α△Ｔ（Ｅa ・Ｅs ・Ｌ／Ｘ）1/2 ……………（１） δ：残留応力［kg／mm2 ］ Ｋ：定数 △α：熱膨張係数差［１／°Ｃ］ △Ｔ：温度差［°Ｃ］ Ｅa ：ペースト材の弾性率［kg／mm2 ］ Ｅs ：セラミックパッケージの弾性率［kg／mm2 ］ Ｌ：半導体素子の長さ［mm］ Ｘ：接着層の厚さ［mm］ 以上の説明より、半導体素子１のクラックまたは剥離、
或はまた薄型セラミックパッケージの場合におけるパッ
ケージ自身に発生するクラックは、残留応力が大きい程
発生し易いと云うことが理解される。ここにおいて、残
留応力を低減させる方法としては、式（１）を参照する
ことにより次のことが考えられる。
或はまた薄型セラミックパッケージの場合におけるパッ
ケージ自身に発生するクラックは、残留応力が大きい程
発生し易いと云うことが理解される。ここにおいて、残
留応力を低減させる方法としては、式（１）を参照する
ことにより次のことが考えられる。
【０００６】方法１：半導体素子とセラミックパッケー
ジの熱膨張係数差を低減する。
ジの熱膨張係数差を低減する。
【０００７】方法２：低熱硬化型のペースト材を使用す
る。
る。
【０００８】方法３：半導体素子のサイズを縮小化す
る。
る。
【０００９】方法４：接着層の厚さを厚くする。 しかしながら、最近の半導体装置の動向を考慮すると、
上記の方法３および方法４は、共に不適である。従っ
て、残留応力を低減させる方法としては、上記の方法１
および方法２について検討を行うことが求められる。
上記の方法３および方法４は、共に不適である。従っ
て、残留応力を低減させる方法としては、上記の方法１
および方法２について検討を行うことが求められる。
【００１０】上記の方法１および方法２の内の、方法１
の検討に基づいて提案されている半導体装置の従来例が
図５に示される。本従来例は、特開昭６４−８００２９
号公報に記載されている半導体装置例であり、図５に示
されるように、搭載すべき半導体素子よりも大きい面積
の領域に、複数の分割されたモリブデン板７が、溶融し
たロウ材によりセラミックパッケージ３の中央部に固定
され、その周囲に内部配線用として使用する内部リード
８を設けて配置するという構造を特徴としている。この
ように半導体素子を固着する領域に分割された大きさの
モリブデン板７を用いることにより、急激な加熱による
ペースト材の硬化にによって生じる残留応力が低減さ
れ、セラミックパッケージにクラックが発生することを
防止することができるものとしている。
の検討に基づいて提案されている半導体装置の従来例が
図５に示される。本従来例は、特開昭６４−８００２９
号公報に記載されている半導体装置例であり、図５に示
されるように、搭載すべき半導体素子よりも大きい面積
の領域に、複数の分割されたモリブデン板７が、溶融し
たロウ材によりセラミックパッケージ３の中央部に固定
され、その周囲に内部配線用として使用する内部リード
８を設けて配置するという構造を特徴としている。この
ように半導体素子を固着する領域に分割された大きさの
モリブデン板７を用いることにより、急激な加熱による
ペースト材の硬化にによって生じる残留応力が低減さ
れ、セラミックパッケージにクラックが発生することを
防止することができるものとしている。
【００１１】
【発明が解決しようとする課題】上述した従来のセラミ
ック半導体装置およびその製造方法において、前述の特
開昭６４−８００２９号公報による場合には、半導体素
子とセラミックパッケージとを接着する際に発生するク
ラックの要因となる残留応力を緩和するために、半導体
素子とセラミックパッケージの熱膨張係数の中間値を有
するモリブデン板を、セラミックパッケージの中央部に
固定して介在させている。しかしながら、このために、
半導体素子とセラミックパッケージとを接着する前段階
において、予めセラミックパッケージに対してモリブデ
ン板を接着しておく必要があり、これによる製造工程が
余分に付加されるという欠点があり、更には、当該モリ
ブデン板を使用することにより、セラミック半導体装置
の１個当りの製造コストが割高になるという欠点があ
る。
ック半導体装置およびその製造方法において、前述の特
開昭６４−８００２９号公報による場合には、半導体素
子とセラミックパッケージとを接着する際に発生するク
ラックの要因となる残留応力を緩和するために、半導体
素子とセラミックパッケージの熱膨張係数の中間値を有
するモリブデン板を、セラミックパッケージの中央部に
固定して介在させている。しかしながら、このために、
半導体素子とセラミックパッケージとを接着する前段階
において、予めセラミックパッケージに対してモリブデ
ン板を接着しておく必要があり、これによる製造工程が
余分に付加されるという欠点があり、更には、当該モリ
ブデン板を使用することにより、セラミック半導体装置
の１個当りの製造コストが割高になるという欠点があ
る。
【００１２】
【課題を解決するための手段】第１の発明のセラミック
半導体装置は、所定の半導体素子と、当該半導体素子を
収容するセラミックパッケージと、当該セラミックパッ
ケージの内部に多数配列される内部電極と、当該内部電
極と電気的に接続されて前記セラミックパッケージに端
子状に設けられている複数の外部リードと、前記半導体
素子と前記内部電極とを電気的に接続する金属ワイヤ
と、前記セラミックパッケージの内部に搭載される前記
半導体素子を密閉する金属キャップと、を少なくとも備
えて構成され、前記半導体素子と前記セラミックパッケ
ージとの間の接着層に、複数個の気泡状の空隙を設けて
いることを特徴としている。
半導体装置は、所定の半導体素子と、当該半導体素子を
収容するセラミックパッケージと、当該セラミックパッ
ケージの内部に多数配列される内部電極と、当該内部電
極と電気的に接続されて前記セラミックパッケージに端
子状に設けられている複数の外部リードと、前記半導体
素子と前記内部電極とを電気的に接続する金属ワイヤ
と、前記セラミックパッケージの内部に搭載される前記
半導体素子を密閉する金属キャップと、を少なくとも備
えて構成され、前記半導体素子と前記セラミックパッケ
ージとの間の接着層に、複数個の気泡状の空隙を設けて
いることを特徴としている。
【００１３】また第２の発明のセラミック半導体装置
は、所定の半導体素子と、当該半導体素子を収容するセ
ラミックパッケージと、当該セラミックパッケージの内
部に多数配列される内部電極と、当該内部電極と電気的
に接続されて前記セラミックパッケージの向かい合う２
辺に対として設けられている外部リードと、前記半導体
素子と前記内部電極とを電気的に接続する金属ワイヤ
と、前記セラミックパッケージの内部に搭載される前記
半導体素子を密閉する金属キャップと、を少なくとも備
えるフラット型半導体装置として構成され、前記半導体
素子と前記セラミックパッケージとの間の接着層に、複
数個の気泡状の空隙を設けていることを特徴としてい
る。
は、所定の半導体素子と、当該半導体素子を収容するセ
ラミックパッケージと、当該セラミックパッケージの内
部に多数配列される内部電極と、当該内部電極と電気的
に接続されて前記セラミックパッケージの向かい合う２
辺に対として設けられている外部リードと、前記半導体
素子と前記内部電極とを電気的に接続する金属ワイヤ
と、前記セラミックパッケージの内部に搭載される前記
半導体素子を密閉する金属キャップと、を少なくとも備
えるフラット型半導体装置として構成され、前記半導体
素子と前記セラミックパッケージとの間の接着層に、複
数個の気泡状の空隙を設けていることを特徴としてい
る。
【００１４】更に、第１の発明のセラミック半導体装置
の製造方法は、半導体素子とセラミックパッケージとを
接着する製造工程として、ジャーに入っている無溶剤タ
イプのペースト材を、攪拌棒を用いて３０秒乃至１５分
間程度攪拌する第１の工程と、当該攪拌後のペースト材
を前記セラミックパッケージに塗布する第２の工程と、
第２の工程において、ペースト材を塗布した前記セラミ
ックパッケージの上に前記半導体素子を搭載する第３の
工程と、前記半導体素子が搭載されたセラミックパッケ
ージに対応して、前記ペースト材を所定の温度条件、継
続時間条件および昇温レート条件を含む適切な条件下に
おいて熱硬化させることにより前記半導体素子と前記セ
ラミックパッケージとを接着し、当該ペースト材内部に
空隙を形成する第４の工程と、を少なくとも有すること
を特徴としている。
の製造方法は、半導体素子とセラミックパッケージとを
接着する製造工程として、ジャーに入っている無溶剤タ
イプのペースト材を、攪拌棒を用いて３０秒乃至１５分
間程度攪拌する第１の工程と、当該攪拌後のペースト材
を前記セラミックパッケージに塗布する第２の工程と、
第２の工程において、ペースト材を塗布した前記セラミ
ックパッケージの上に前記半導体素子を搭載する第３の
工程と、前記半導体素子が搭載されたセラミックパッケ
ージに対応して、前記ペースト材を所定の温度条件、継
続時間条件および昇温レート条件を含む適切な条件下に
おいて熱硬化させることにより前記半導体素子と前記セ
ラミックパッケージとを接着し、当該ペースト材内部に
空隙を形成する第４の工程と、を少なくとも有すること
を特徴としている。
【００１５】また、第２の発明のセラミック半導体装置
の製造方法は、半導体素子とセラミックパッケージとを
接着する製造工程として、溶剤入りペースト材を前記セ
ラミックパッケージに塗布する第１の工程と、第１の工
程において、ペースト材を塗布した前記セラミックパッ
ケージの上に前記半導体素子を搭載する第２の工程と、
前記半導体素子が搭載されたセラミックパッケージに対
応して、前記ペースト材を所定の温度条件、継続時間条
件および昇温レート条件を含む適切な条件下において熱
硬化させることにより前記半導体素子と前記セラミック
パッケージとを接着し、当該ペースト材内部に空隙を形
成する第３の工程と、を少なくとも有することを特徴と
している。
の製造方法は、半導体素子とセラミックパッケージとを
接着する製造工程として、溶剤入りペースト材を前記セ
ラミックパッケージに塗布する第１の工程と、第１の工
程において、ペースト材を塗布した前記セラミックパッ
ケージの上に前記半導体素子を搭載する第２の工程と、
前記半導体素子が搭載されたセラミックパッケージに対
応して、前記ペースト材を所定の温度条件、継続時間条
件および昇温レート条件を含む適切な条件下において熱
硬化させることにより前記半導体素子と前記セラミック
パッケージとを接着し、当該ペースト材内部に空隙を形
成する第３の工程と、を少なくとも有することを特徴と
している。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明のセラミック半導体装置の第
１の実施例を示す縦断面図である。図１に示されるよう
に、本実施例は、半導体素子１と、ペースト材２と、セ
ラミックパッケージ３と、金属ワイヤ４と、外部リード
５と、金属キャップ６と、空隙９とを備えて構成されて
おり、ペースト材２としては、フィラー（ＡｇまたはＡ
ｌ等）を含んだペースト材を用いて、半導体素子１とセ
ラミックパッケージ３とを接着させ、且つ硬化させたペ
ースト材２の内部に、特に空隙９を設けたことを特徴と
している。
１の実施例を示す縦断面図である。図１に示されるよう
に、本実施例は、半導体素子１と、ペースト材２と、セ
ラミックパッケージ３と、金属ワイヤ４と、外部リード
５と、金属キャップ６と、空隙９とを備えて構成されて
おり、ペースト材２としては、フィラー（ＡｇまたはＡ
ｌ等）を含んだペースト材を用いて、半導体素子１とセ
ラミックパッケージ３とを接着させ、且つ硬化させたペ
ースト材２の内部に、特に空隙９を設けたことを特徴と
している。
【００１８】図１に示されるように、本実施例において
は、外部リード５が格子状に配列されたセラミックパッ
ケージ３に対して、ペースト材２を用いて半導体素子１
が接着され、金属ワイヤ４により半導体素子１と内部電
極が電気的に接続されており、なお且つセラミックパッ
ケージ３に対して端子状に設けられている外部リード５
も内部電極に対して電気的に接続されて、金属キャップ
６により半導体素子１がセラミックパッケージ３の内部
に密閉された構造としてセラミック半導体装置が形成さ
れている。本実施例は、ペースト材２として、Ａｇペー
ストを使用した半導体装置の一例を示しており、図１に
見られるように、ペースト材２の内部に複数個の空隙９
が設けられている。この空隙９を設けることによりペー
スト材２が変形し易くなり、これにより硬化時における
半導体素子１の反りが緩和され、半導体素子１のクラッ
クおよび剥離を防止することが可能となる。
は、外部リード５が格子状に配列されたセラミックパッ
ケージ３に対して、ペースト材２を用いて半導体素子１
が接着され、金属ワイヤ４により半導体素子１と内部電
極が電気的に接続されており、なお且つセラミックパッ
ケージ３に対して端子状に設けられている外部リード５
も内部電極に対して電気的に接続されて、金属キャップ
６により半導体素子１がセラミックパッケージ３の内部
に密閉された構造としてセラミック半導体装置が形成さ
れている。本実施例は、ペースト材２として、Ａｇペー
ストを使用した半導体装置の一例を示しており、図１に
見られるように、ペースト材２の内部に複数個の空隙９
が設けられている。この空隙９を設けることによりペー
スト材２が変形し易くなり、これにより硬化時における
半導体素子１の反りが緩和され、半導体素子１のクラッ
クおよび剥離を防止することが可能となる。
【００１９】この空隙９を形成する方法としては、本実
施例においては下記に示す方法が採られている。ペース
ト材として無溶剤タイプのペースト材、例えばＡｇペー
ストなどを用いる場合には、ジャーに入っているペース
ト材２を、ガラス棒等による攪拌棒を用いて３０秒乃至
１５分程度攪拌することによりペースト材２に空気を十
分含ませて、その後にセラミックパッケージ３に塗布す
る。そして、その上に半導体素子１を載せて、ペースト
材２を適切な条件（例えば、Ａｇペーストの場合には、
１５０°Ｃ、１．５時間、昇温レート３〜３０°Ｃ／分
の条件下）において熱硬化させることにより、半導体素
子１とセラミックパッケージ３とを接着し、且つペース
ト材２の内部に空隙９を形成する方法である。
施例においては下記に示す方法が採られている。ペース
ト材として無溶剤タイプのペースト材、例えばＡｇペー
ストなどを用いる場合には、ジャーに入っているペース
ト材２を、ガラス棒等による攪拌棒を用いて３０秒乃至
１５分程度攪拌することによりペースト材２に空気を十
分含ませて、その後にセラミックパッケージ３に塗布す
る。そして、その上に半導体素子１を載せて、ペースト
材２を適切な条件（例えば、Ａｇペーストの場合には、
１５０°Ｃ、１．５時間、昇温レート３〜３０°Ｃ／分
の条件下）において熱硬化させることにより、半導体素
子１とセラミックパッケージ３とを接着し、且つペース
ト材２の内部に空隙９を形成する方法である。
【００２０】次に、本発明の第２の実施例について説明
する。図２は本実施例を示す縦断面図である。図２に示
されるように、本実施例は、第１の実施例の場合と同様
に、半導体素子１と、ペースト材２と、セラミックパッ
ケージ３と、金属ワイヤ４と、外部リード５と、金属キ
ャップ６と、空隙９とを備えて構成されている。本実施
例は、ペースト材２の一例としてＡｌペーストを使用し
た場合のセラミック半導体装置例であり、半導体素子１
とセラミックパッケージ３とをペースト材２を介して接
着し、金属ワイヤ４を用いて外部リード５と半導体素子
１とを電気的に接続して、金属キャップ６を用いて半導
体素子１をセラミックパッケージ３の内部に密閉した構
造となっており、セラミックパッケージ３の向かい合う
２辺に外部リード５が設けられている。そして、ペース
ト材２の内部には、第１の実施例の場合と同様に複数個
の空隙９が形成されている。この空隙９を設けることに
よりペースト材２が変形し易くなり、これにより硬化時
における半導体素子１の反りが緩和され、半導体素子１
のクラックおよび剥離を防止することができる。
する。図２は本実施例を示す縦断面図である。図２に示
されるように、本実施例は、第１の実施例の場合と同様
に、半導体素子１と、ペースト材２と、セラミックパッ
ケージ３と、金属ワイヤ４と、外部リード５と、金属キ
ャップ６と、空隙９とを備えて構成されている。本実施
例は、ペースト材２の一例としてＡｌペーストを使用し
た場合のセラミック半導体装置例であり、半導体素子１
とセラミックパッケージ３とをペースト材２を介して接
着し、金属ワイヤ４を用いて外部リード５と半導体素子
１とを電気的に接続して、金属キャップ６を用いて半導
体素子１をセラミックパッケージ３の内部に密閉した構
造となっており、セラミックパッケージ３の向かい合う
２辺に外部リード５が設けられている。そして、ペース
ト材２の内部には、第１の実施例の場合と同様に複数個
の空隙９が形成されている。この空隙９を設けることに
よりペースト材２が変形し易くなり、これにより硬化時
における半導体素子１の反りが緩和され、半導体素子１
のクラックおよび剥離を防止することができる。
【００２１】本実施例に対応して、空隙９を形成する方
法としては下記の方法が採られている。溶剤入りのペー
スト材（例えば、本実施例のようにＡｌペースト等）を
用いる場合には、当該溶剤除去の手順を省略し、有機成
分をペースト材２の内部に含有させたままの状態で、適
切な条件（Ａｌペーストの場合には、約３５０°Ｃ、所
定時間、昇温レート３〜３０°Ｃ／分の条件下）におい
て熱硬化させることにより、半導体素子１とセラミック
パッケージ３とを接着し、且つペースト材２の内部に空
隙９を形成する方法である。ここにおいて、セラミック
薄型パッケージ（半導体素子サイズ：縦×横×厚さ＝
８．７２ｍｍ×５．５０ｍｍ×０．３００ｍｍ、パッケ
ージサイズ：縦×横×厚さ＝２０．３ｍｍ×１１．１ｍ
ｍ×０．２５ｍｍ、接着層厚＝２０〜４０μｍ）の応力
解析結果によると、接着層に空隙がない場合における残
留応力が４０．６ｋｇ／ｍｍ2 であるのに対比して、本
実施例においては、接着層に体積比５５％の空隙を設け
た場合における残留応力は２８．４ｋｇ／ｍｍ2 であ
り、約３０％の残留応力の低減が実現されている。
法としては下記の方法が採られている。溶剤入りのペー
スト材（例えば、本実施例のようにＡｌペースト等）を
用いる場合には、当該溶剤除去の手順を省略し、有機成
分をペースト材２の内部に含有させたままの状態で、適
切な条件（Ａｌペーストの場合には、約３５０°Ｃ、所
定時間、昇温レート３〜３０°Ｃ／分の条件下）におい
て熱硬化させることにより、半導体素子１とセラミック
パッケージ３とを接着し、且つペースト材２の内部に空
隙９を形成する方法である。ここにおいて、セラミック
薄型パッケージ（半導体素子サイズ：縦×横×厚さ＝
８．７２ｍｍ×５．５０ｍｍ×０．３００ｍｍ、パッケ
ージサイズ：縦×横×厚さ＝２０．３ｍｍ×１１．１ｍ
ｍ×０．２５ｍｍ、接着層厚＝２０〜４０μｍ）の応力
解析結果によると、接着層に空隙がない場合における残
留応力が４０．６ｋｇ／ｍｍ2 であるのに対比して、本
実施例においては、接着層に体積比５５％の空隙を設け
た場合における残留応力は２８．４ｋｇ／ｍｍ2 であ
り、約３０％の残留応力の低減が実現されている。
【００２２】以上、本発明によるセラミック半導体装置
の第１および第２の実施例について、その構造ならびに
製造手順の要旨について説明したが、本発明により実現
される効果は、セラミックパッケージ３およびペースト
材２の種類ならびに組合わせには関係なく有効である。
次に、半導体素子１をペースト材２を介してセラミック
パッケージ３に接着した構造を有するセラミック半導体
装置全般についての本発明による効果の要点について説
明する。
の第１および第２の実施例について、その構造ならびに
製造手順の要旨について説明したが、本発明により実現
される効果は、セラミックパッケージ３およびペースト
材２の種類ならびに組合わせには関係なく有効である。
次に、半導体素子１をペースト材２を介してセラミック
パッケージ３に接着した構造を有するセラミック半導体
装置全般についての本発明による効果の要点について説
明する。
【００２３】図３は半導体素子１とセラミックパッケー
ジ３の接着部の部分拡大断面図である。本発明によるセ
ラミック半導体装置においては、図３に示されるよう
に、当該接着部には、半導体素子１とセラミックパッケ
ージ３を接着しているペースト材２の内部に、気泡状の
複数個（ペースト材に対して体積比１０〜６５％を示め
る程度）の空隙９が、ランダムな位置関係において設け
られている。このように接着層に設けられている空隙に
より、半導体素子とセラミックパッケージとの間の熱膨
張係数の差に起因する残留応力が緩和されるために、当
該残留応力によるシリコンチップまたはパッケージのク
ラックが発生しない半導体装置の提供を可能にする。ま
た、シリコンチップとセラミックパッケージとの間に生
じる残留応力を緩和させる手段として、モリブデン板等
の部材を使用する従来技術に比較して、本発明において
は、モリブデン板等の部材を用いることを必要とせず、
また、当該モリブデン板をパッケージに固着させる工程
も不必要となり、これにより、従来よりも短工期、低コ
ストにて、シリコンチップまたはセラミックパッケージ
のクラックを防止することのできるセラミック半導体装
置を実現することができる。
ジ３の接着部の部分拡大断面図である。本発明によるセ
ラミック半導体装置においては、図３に示されるよう
に、当該接着部には、半導体素子１とセラミックパッケ
ージ３を接着しているペースト材２の内部に、気泡状の
複数個（ペースト材に対して体積比１０〜６５％を示め
る程度）の空隙９が、ランダムな位置関係において設け
られている。このように接着層に設けられている空隙に
より、半導体素子とセラミックパッケージとの間の熱膨
張係数の差に起因する残留応力が緩和されるために、当
該残留応力によるシリコンチップまたはパッケージのク
ラックが発生しない半導体装置の提供を可能にする。ま
た、シリコンチップとセラミックパッケージとの間に生
じる残留応力を緩和させる手段として、モリブデン板等
の部材を使用する従来技術に比較して、本発明において
は、モリブデン板等の部材を用いることを必要とせず、
また、当該モリブデン板をパッケージに固着させる工程
も不必要となり、これにより、従来よりも短工期、低コ
ストにて、シリコンチップまたはセラミックパッケージ
のクラックを防止することのできるセラミック半導体装
置を実現することができる。
【００２４】
【発明の効果】以上説明したように、本発明は、半導体
素子とセラミックパッケージとの間の接着層内部に複数
個の空隙を設けることにより、当該半導体素子とセラミ
ックパッケージとの間の残留応力を緩和することが可能
となり、これにより、接着硬化時における半導体素子ま
たはセラミックパッケージのクラックの発生を防止する
ことができるという効果がある。
素子とセラミックパッケージとの間の接着層内部に複数
個の空隙を設けることにより、当該半導体素子とセラミ
ックパッケージとの間の残留応力を緩和することが可能
となり、これにより、接着硬化時における半導体素子ま
たはセラミックパッケージのクラックの発生を防止する
ことができるという効果がある。
【００２５】また、上記のように半導体素子の接着層内
部に複数個の空隙を設けることにより、残留応力が大き
いと予想される大型チップ搭載半導体装置における半導
体素子のクラックおよび剥離の防止、ならびに薄型パッ
ケージを使用した半導体装置におけるパッケージクラッ
クの防止をも可能とすることができるという効果があ
る。
部に複数個の空隙を設けることにより、残留応力が大き
いと予想される大型チップ搭載半導体装置における半導
体素子のクラックおよび剥離の防止、ならびに薄型パッ
ケージを使用した半導体装置におけるパッケージクラッ
クの防止をも可能とすることができるという効果があ
る。
【００２６】そして、更に、従来例に見られるようにモ
リブデン板を使用することが不必要であり、これによ
り、モリブデン板という余分な部材の使用が排除される
とともに、当該モリブデン板をパッケージに取付ける工
程も不要となり、従来例よりも短工期、低コストにて、
半導体素子またはパッケージのクラックの発生しない半
導体装置を実現することができるという効果がある。
リブデン板を使用することが不必要であり、これによ
り、モリブデン板という余分な部材の使用が排除される
とともに、当該モリブデン板をパッケージに取付ける工
程も不要となり、従来例よりも短工期、低コストにて、
半導体素子またはパッケージのクラックの発生しない半
導体装置を実現することができるという効果がある。
【図１】本発明の第１の実施例を示す縦断面図である。
【図２】本発明の第２の実施例を示す縦断面図である。
【図３】本発明における半導体素子とセラミックパッケ
ージの接着部を示す部分縦断面図である。
ージの接着部を示す部分縦断面図である。
【図４】従来例を示す縦断面図である。
【図５】他の従来例のセラミックパッケージを示す平面
図である。
図である。
【図６】ペースト材硬化時における半導体素子接着部の
部分縦断面図である。
部分縦断面図である。
１ 半導体素子 ２ ペースト材 ３ セラミックパッケージ ４ 金属ワイヤ ５ 外部リード ６ 金属キャップ ７ モリブデン板 ８ 内部リード ９ 空隙
Claims (4)
- 【請求項１】 所定の半導体素子と、当該半導体素子を
収容するセラミックパッケージと、当該セラミックパッ
ケージの内部に多数配列される内部電極と、当該内部電
極と電気的に接続されて前記セラミックパッケージに端
子状に設けられている複数の外部リードと、前記半導体
素子と前記内部電極とを電気的に接続する金属ワイヤ
と、前記セラミックパッケージの内部に搭載される前記
半導体素子を密閉する金属キャップと、を少なくとも備
えて構成され、前記半導体素子と前記セラミックパッケ
ージとの間の接着層に、複数個の気泡状の空隙を設けて
いることを特徴とするセラミック半導体装置。 - 【請求項２】 所定の半導体素子と、当該半導体素子を
収容するセラミックパッケージと、当該セラミックパッ
ケージの内部に多数配列される内部電極と、当該内部電
極と電気的に接続されて前記セラミックパッケージの向
かい合う２辺に対として設けられている外部リードと、
前記半導体素子と前記内部電極とを電気的に接続する金
属ワイヤと、前記セラミックパッケージの内部に搭載さ
れる前記半導体素子を密閉する金属キャップと、を少な
くとも備えるフラット型半導体装置として構成され、前
記半導体素子と前記セラミックパッケージとの間の接着
層に、複数個の気泡状の空隙を設けていることを特徴と
するセラミック半導体装置。 - 【請求項３】 半導体素子とセラミックパッケージとを
接着する製造工程として、ジャーに入っている無溶剤タ
イプのペースト材を、攪拌棒を用いて３０秒乃至１５分
間程度攪拌する第１の工程と、当該攪拌後のペースト材
を前記セラミックパッケージに塗布する第２の工程と、
第２の工程において、ペースト材を塗布した前記セラミ
ックパッケージの上に前記半導体素子を搭載する第３の
工程と、前記半導体素子が搭載されたセラミックパッケ
ージに対応して、前記ペースト材を所定の温度条件、継
続時間条件および昇温レート条件を含む適切な条件下に
おいて熱硬化させることにより前記半導体素子と前記セ
ラミックパッケージとを接着し、当該ペースト材内部に
空隙を形成する第４の工程と、を少なくとも有すること
を特徴とするセラミック半導体装置の製造方法。 - 【請求項４】 半導体素子とセラミックパッケージとを
接着する製造工程として、溶剤入りペースト材を前記セ
ラミックパッケージに塗布する第１の工程と、第１の工
程において、ペースト材を塗布した前記セラミックパッ
ケージの上に前記半導体素子を搭載する第２の工程と、
前記半導体素子が搭載されたセラミックパッケージに対
応して、前記ペースト材を所定の温度条件、継続時間条
件および昇温レート条件を含む適切な条件下において熱
硬化させることにより前記半導体素子と前記セラミック
パッケージとを接着し、当該ペースト材内部に空隙を形
成する第３の工程と、を少なくとも有することを特徴と
するセラミック半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1312595A JP2643895B2 (ja) | 1995-01-30 | 1995-01-30 | セラミック半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1312595A JP2643895B2 (ja) | 1995-01-30 | 1995-01-30 | セラミック半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203935A JPH08203935A (ja) | 1996-08-09 |
| JP2643895B2 true JP2643895B2 (ja) | 1997-08-20 |
Family
ID=11824448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1312595A Expired - Lifetime JP2643895B2 (ja) | 1995-01-30 | 1995-01-30 | セラミック半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643895B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3284262B2 (ja) | 1996-09-05 | 2002-05-20 | セイコーエプソン株式会社 | 液晶表示装置及びそれを用いた電子機器 |
-
1995
- 1995-01-30 JP JP1312595A patent/JP2643895B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08203935A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |