JP2643762B2 - ディジタル化直交変調器 - Google Patents
ディジタル化直交変調器Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
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Description
【０００１】
【産業上の利用分野】本発明はディジタル化直交変調器
に関し、特にディジタル携帯電話端末に用いられるディ
ジタル化直交変調器が出力するバースト信号の前後縁を
ハニング窓等の窓関数により整形するバースト信号整形
回路を含むディジタル化直交変調器に関する。
に関し、特にディジタル携帯電話端末に用いられるディ
ジタル化直交変調器が出力するバースト信号の前後縁を
ハニング窓等の窓関数により整形するバースト信号整形
回路を含むディジタル化直交変調器に関する。
【０００２】
【従来の技術】ディジタル移動通信用の変調器として、
ディジタル信号処理による直交型変調器、すなわちディ
ジタル化直交変調器が用いられている。このディジタル
化直交変調器は、ディジタル信号処理により変調波の複
素包絡線の直交信号成分であるサイン（Ｉ）およびコサ
イン（Ｑ）成分をディジタル化しディジタル化サイン
（ＩＤ）およびコサイン（ＱＤ）成分をそれぞれ発生さ
せる低周波部と、これらディジタル化サインおよびコサ
イン成分をそれぞれ変調する２つの平衡変調器の出力を
合成し変調波を生成する周波数変換部とから構成され
る。（例えば、電子情報通信学界技術研究報告，１９７
９年，第ＣＳ７９−２５０号，第３１〜３６頁：文献
１）低周波部がディジタル化されているので、信号のソ
フト的な処理、例えば正確なロールオフ率の設定やミキ
サの位相誤差の補正等を容易に行うことができる。
ディジタル信号処理による直交型変調器、すなわちディ
ジタル化直交変調器が用いられている。このディジタル
化直交変調器は、ディジタル信号処理により変調波の複
素包絡線の直交信号成分であるサイン（Ｉ）およびコサ
イン（Ｑ）成分をディジタル化しディジタル化サイン
（ＩＤ）およびコサイン（ＱＤ）成分をそれぞれ発生さ
せる低周波部と、これらディジタル化サインおよびコサ
イン成分をそれぞれ変調する２つの平衡変調器の出力を
合成し変調波を生成する周波数変換部とから構成され
る。（例えば、電子情報通信学界技術研究報告，１９７
９年，第ＣＳ７９−２５０号，第３１〜３６頁：文献
１）低周波部がディジタル化されているので、信号のソ
フト的な処理、例えば正確なロールオフ率の設定やミキ
サの位相誤差の補正等を容易に行うことができる。
【０００３】上記低周波部においては、変調波の占有帯
域を制限し符号間干渉と隣接チャネル間干渉を最小とす
るように、信号を構成するシンボル毎のインパルス応答
データに対して周知のナイキスト波形整形処理を行な
う。しかし、この種のディジタル移動通信においては時
分割多重方式（ＴＤＭＡ）を用いているので、自局の割
当タイムスロットにおいて集中的に送信、すなわちバー
スト送信を行う。このバースト送信の開始時の立上がり
前縁および終了時の立下がり後縁により、ナイキスト波
形整形処理された信号のスペクトルが広がり隣接チャネ
ル間干渉が生じたり、基地局側の受信フィルタの帯域制
限により上記バースト信号のスペクトルが広がりに対応
した時間領域の広がりが生じ、隣接スロット間干渉が発
生する。上記スペクトルの広がりによる隣接チャネル間
干渉および隣接スロット間干渉を低減するために、ハニ
ング窓等の窓関数を用いて上記バースト信号の前後縁を
整形する。
域を制限し符号間干渉と隣接チャネル間干渉を最小とす
るように、信号を構成するシンボル毎のインパルス応答
データに対して周知のナイキスト波形整形処理を行な
う。しかし、この種のディジタル移動通信においては時
分割多重方式（ＴＤＭＡ）を用いているので、自局の割
当タイムスロットにおいて集中的に送信、すなわちバー
スト送信を行う。このバースト送信の開始時の立上がり
前縁および終了時の立下がり後縁により、ナイキスト波
形整形処理された信号のスペクトルが広がり隣接チャネ
ル間干渉が生じたり、基地局側の受信フィルタの帯域制
限により上記バースト信号のスペクトルが広がりに対応
した時間領域の広がりが生じ、隣接スロット間干渉が発
生する。上記スペクトルの広がりによる隣接チャネル間
干渉および隣接スロット間干渉を低減するために、ハニ
ング窓等の窓関数を用いて上記バースト信号の前後縁を
整形する。
【０００４】上記バースト信号の前後縁を上記窓関数に
より整形する場合、例えば、乗算器を備えていれば、上
記窓関数で重み付けされた係数を入力信号に乗算するこ
とにより容易に実行できる。しかしこの種の乗算器は回
路規模が大きく、小型低消費電力化が要求される携帯電
話端末に用いることは困難である。このため、ＲＯＭに
予め窓関数で重みずけした係数を乗算した複数のインパ
ルス応答データを格納しておき、これを順次読出すこと
により所要の波形整形された波形を得るという手法があ
る。
より整形する場合、例えば、乗算器を備えていれば、上
記窓関数で重み付けされた係数を入力信号に乗算するこ
とにより容易に実行できる。しかしこの種の乗算器は回
路規模が大きく、小型低消費電力化が要求される携帯電
話端末に用いることは困難である。このため、ＲＯＭに
予め窓関数で重みずけした係数を乗算した複数のインパ
ルス応答データを格納しておき、これを順次読出すこと
により所要の波形整形された波形を得るという手法があ
る。
【０００５】図４を参照すると、この図で示す従来のデ
ィジタル化直交変調器は、予め窓関数で重み付けされた
係数を乗算されその重み付けの重みの順に配列された１
６個の１６ビットのインパルス応答データＩＩ〜Ｉ１６
をそれぞれ記憶する記憶部１０１〜１１６から成るＲＯ
Ｍ１０と、記憶部１０１〜１１６からのインパルス応答
データＩＩ〜Ｉ１６の読出とこれら読出データを繰返し
シフト加算することによりたたみ込積分を実行しディジ
タル化サイン成分ＩＤおよびコサイン成分ＱＤを出力す
る加算器２と、シリアル入力データＤＳをパラレル入力
データＤＰに変換する直並列変換部３と、ボーレート，
打切シンボル数および内挿数により決まるタイミングク
ロックＣＫ，ＴＫを各部に供給するとともにＲＯＭ１０
の読出アドレスＡを出力するクロック制御部４と、タイ
ミングクロックＣＫにより制御されパラレル入力データ
ＤＰを差動符号化し差動符号化データＤＣを供給する符
号化部５と、インパルス応答データＩ１〜Ｉ１６のデー
タ長８シンボル（１６ビット）に相当する間差動符号化
データＤＣを格納する１６ビットのシフトレジスタ６
と、クロック制御部４にＲＯＭ１０の読出アドレスＡを
指示する乗算制御部７と、ディジタル化サイン，反転サ
イン成分ＩＤ，ＩＢＤおよびコサイン，反転コサイン成
分ＱＤ，ＱＢＤをディジタル／アナログ変換し対応のサ
イン，反転サイン信号Ｉ，ＩＢおよびコサイン，反転コ
サイン信号Ｑ，ＱＢを出力するＤ／Ａコンバータ８とを
備える。
ィジタル化直交変調器は、予め窓関数で重み付けされた
係数を乗算されその重み付けの重みの順に配列された１
６個の１６ビットのインパルス応答データＩＩ〜Ｉ１６
をそれぞれ記憶する記憶部１０１〜１１６から成るＲＯ
Ｍ１０と、記憶部１０１〜１１６からのインパルス応答
データＩＩ〜Ｉ１６の読出とこれら読出データを繰返し
シフト加算することによりたたみ込積分を実行しディジ
タル化サイン成分ＩＤおよびコサイン成分ＱＤを出力す
る加算器２と、シリアル入力データＤＳをパラレル入力
データＤＰに変換する直並列変換部３と、ボーレート，
打切シンボル数および内挿数により決まるタイミングク
ロックＣＫ，ＴＫを各部に供給するとともにＲＯＭ１０
の読出アドレスＡを出力するクロック制御部４と、タイ
ミングクロックＣＫにより制御されパラレル入力データ
ＤＰを差動符号化し差動符号化データＤＣを供給する符
号化部５と、インパルス応答データＩ１〜Ｉ１６のデー
タ長８シンボル（１６ビット）に相当する間差動符号化
データＤＣを格納する１６ビットのシフトレジスタ６
と、クロック制御部４にＲＯＭ１０の読出アドレスＡを
指示する乗算制御部７と、ディジタル化サイン，反転サ
イン成分ＩＤ，ＩＢＤおよびコサイン，反転コサイン成
分ＱＤ，ＱＢＤをディジタル／アナログ変換し対応のサ
イン，反転サイン信号Ｉ，ＩＢおよびコサイン，反転コ
サイン信号Ｑ，ＱＢを出力するＤ／Ａコンバータ８とを
備える。
【０００６】動作について説明すると、上述のように、
バースト信号の前後縁に対応する１６個のインパルス応
答データＩ１〜Ｉ１６は予めハニング窓等の窓関数で重
み付けされた係数が乗算され、その重み付けの重みの順
に配列して記憶部１０１〜１１６にそれぞれ格納されて
いる。クロック制御部４はタイミングクロックＣＫを各
部に供給する。この従来のバースト信号整形回路を含む
ディジタル化直交変調器は、相続く信号間の位相のシフ
ト量の変化を情報要素とする差動符号化（ＤＰＳＫ）変
調方式を用いており、符号化部５はパラレル入力データ
ＤＰを差動データとし、変調信号の生成用の位相点を示
す差動位相信号ＤＣをシフトレジスタ６に供給する。差
動位相信号ＤＣは２ビット単位のデータである１シンボ
ルで構成され、サインＩ，反転サインＩＢ，コサイン
Ｑ，および反転コサインＱＢの４つの成分を表す。一
方、信号のインパルス応答の持続時間を制限するために
一定のデータ長で信号データを打切る必要がある。この
打切データ長は、例えば８シンボル分、すなわち１６ビ
ットとする。したがって、記憶部１０１〜１１６に格納
したインパルス応答データＩ１〜Ｉ１６のデータ長は１
６ビットとなる。また、シフトレジスタ６の格納データ
長も１６ビットとなる。シフトレジスタ６は、クロック
ＣＫの１６個分の時間差動位相信号ＤＣを保持し、前後
のインパルス応答のたたみ込積分を行なうときの基礎情
報とする。バースト開始信号ＢＳの入力と乗算制御部７
からの乗算指示により、クロック制御部４は上記インパ
ルス応答の時間軸における設定時刻毎に記憶部１０１か
ら１１６までの読出アドレスＡを順次出力し、インパル
ス応答データＩ１〜Ｉ１６を順次に読出して加算器２に
供給する。加算器２はこれら読出データＩ１〜Ｉ１６の
うちの現在の入力値と前回の入力値とをを繰返しシフト
加算することによりたたみ込積分を実行しディジタル化
サイン，反転サイン成分ＩＤ，ＩＢＤおよびコサイン，
反転コサイン成分ＱＤ，ＱＢＤを出力する。Ｄ／Ａコン
バータ８はこれらディジタル化サイン，反転サイン成分
ＩＤ，ＩＢＤおよびコサイン，反転コサイン成分ＱＤ，
ＱＢＤをディジタル／アナログ変換し対応のサイン，反
転サイン信号Ｉ，ＩＢおよびコサイン，反転コサイン信
号Ｑ，ＱＢを出力する。また、バースト終了信号ＢＥの
入力により、クロック制御部４は、バースト開始とは逆
に記憶部１１６から１０１までの読出アドレスＡを順次
出力し、インパルス応答データＩ１６〜Ｉ１を順次に読
出して加算器２に供給し、以下同様の動作を行う。
バースト信号の前後縁に対応する１６個のインパルス応
答データＩ１〜Ｉ１６は予めハニング窓等の窓関数で重
み付けされた係数が乗算され、その重み付けの重みの順
に配列して記憶部１０１〜１１６にそれぞれ格納されて
いる。クロック制御部４はタイミングクロックＣＫを各
部に供給する。この従来のバースト信号整形回路を含む
ディジタル化直交変調器は、相続く信号間の位相のシフ
ト量の変化を情報要素とする差動符号化（ＤＰＳＫ）変
調方式を用いており、符号化部５はパラレル入力データ
ＤＰを差動データとし、変調信号の生成用の位相点を示
す差動位相信号ＤＣをシフトレジスタ６に供給する。差
動位相信号ＤＣは２ビット単位のデータである１シンボ
ルで構成され、サインＩ，反転サインＩＢ，コサイン
Ｑ，および反転コサインＱＢの４つの成分を表す。一
方、信号のインパルス応答の持続時間を制限するために
一定のデータ長で信号データを打切る必要がある。この
打切データ長は、例えば８シンボル分、すなわち１６ビ
ットとする。したがって、記憶部１０１〜１１６に格納
したインパルス応答データＩ１〜Ｉ１６のデータ長は１
６ビットとなる。また、シフトレジスタ６の格納データ
長も１６ビットとなる。シフトレジスタ６は、クロック
ＣＫの１６個分の時間差動位相信号ＤＣを保持し、前後
のインパルス応答のたたみ込積分を行なうときの基礎情
報とする。バースト開始信号ＢＳの入力と乗算制御部７
からの乗算指示により、クロック制御部４は上記インパ
ルス応答の時間軸における設定時刻毎に記憶部１０１か
ら１１６までの読出アドレスＡを順次出力し、インパル
ス応答データＩ１〜Ｉ１６を順次に読出して加算器２に
供給する。加算器２はこれら読出データＩ１〜Ｉ１６の
うちの現在の入力値と前回の入力値とをを繰返しシフト
加算することによりたたみ込積分を実行しディジタル化
サイン，反転サイン成分ＩＤ，ＩＢＤおよびコサイン，
反転コサイン成分ＱＤ，ＱＢＤを出力する。Ｄ／Ａコン
バータ８はこれらディジタル化サイン，反転サイン成分
ＩＤ，ＩＢＤおよびコサイン，反転コサイン成分ＱＤ，
ＱＢＤをディジタル／アナログ変換し対応のサイン，反
転サイン信号Ｉ，ＩＢおよびコサイン，反転コサイン信
号Ｑ，ＱＢを出力する。また、バースト終了信号ＢＥの
入力により、クロック制御部４は、バースト開始とは逆
に記憶部１１６から１０１までの読出アドレスＡを順次
出力し、インパルス応答データＩ１６〜Ｉ１を順次に読
出して加算器２に供給し、以下同様の動作を行う。
【０００７】これにより、回路規模が大きい乗算器を使
用することなく、バースト信号の前後縁が窓関数で重み
付けされた整形信号が得られる。
用することなく、バースト信号の前後縁が窓関数で重み
付けされた整形信号が得られる。
【０００８】
【発明が解決しようとする課題】上述した従来のディジ
タル化直交変調器は、バースト信号整形回路が窓関数の
複数の重み付け係数に対応する複数のインパルス応答デ
ータをそれぞれ記憶するための複数の記憶部を備えてい
たので、これら複数の記憶部を含むＲＯＭの容量が増大
し、小型化および低消費電力化の阻害要因となるという
欠点があった。
タル化直交変調器は、バースト信号整形回路が窓関数の
複数の重み付け係数に対応する複数のインパルス応答デ
ータをそれぞれ記憶するための複数の記憶部を備えてい
たので、これら複数の記憶部を含むＲＯＭの容量が増大
し、小型化および低消費電力化の阻害要因となるという
欠点があった。
【０００９】
【課題を解決するための手段】本発明のディジタル化直
交変調器は、入力ディジタルデータを符号化した予め定
めたデータ長の符号化データを保持する第１の記憶手段
と、前記符号化データを構成する単位符号の前記データ
長のインパルス応答データを格納する第２の記憶手段
と、前記第１および第２の記憶手段からそれぞれ前記符
号化データおよび前記インパルス応答データの供給を受
け相続く前記単位符号対応の前記インパルス応答データ
を反復加算してたたみ込積分を実行し前記単位符号対応
のディジタル化正弦波および余弦波成分信号をそれぞれ
出力するたたみ込積分用加算手段と、前記ディジタル化
正弦波および余弦波成分信号をアナログ信号に変換しア
ナログ正弦波および余弦波成分信号を出力するＤ／Ａ変
換手段とを備え、前記正弦波成分信号と余弦波成分信号
とから成る直交変調信号を生成し予め定めたタイムスロ
ットに前記直交変調信号の集中的な出力であるバースト
信号を出力するディジタル化直交変調器において、前記
バースト信号の出力開始対応の前縁および終了対応の後
縁における前記アナログ正弦波および余弦波成分信号を
予め定めた窓関数で整形する波形整形回路を備えて構成
されている。
交変調器は、入力ディジタルデータを符号化した予め定
めたデータ長の符号化データを保持する第１の記憶手段
と、前記符号化データを構成する単位符号の前記データ
長のインパルス応答データを格納する第２の記憶手段
と、前記第１および第２の記憶手段からそれぞれ前記符
号化データおよび前記インパルス応答データの供給を受
け相続く前記単位符号対応の前記インパルス応答データ
を反復加算してたたみ込積分を実行し前記単位符号対応
のディジタル化正弦波および余弦波成分信号をそれぞれ
出力するたたみ込積分用加算手段と、前記ディジタル化
正弦波および余弦波成分信号をアナログ信号に変換しア
ナログ正弦波および余弦波成分信号を出力するＤ／Ａ変
換手段とを備え、前記正弦波成分信号と余弦波成分信号
とから成る直交変調信号を生成し予め定めたタイムスロ
ットに前記直交変調信号の集中的な出力であるバースト
信号を出力するディジタル化直交変調器において、前記
バースト信号の出力開始対応の前縁および終了対応の後
縁における前記アナログ正弦波および余弦波成分信号を
予め定めた窓関数で整形する波形整形回路を備えて構成
されている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明のディジタル化直交変調器の
一実施例を示すブロック図である。本実施例のディジタ
ル化直交変調器は、図１に示すように、従来と同様の加
算器２と、直並列変換部３と、クロック制御部４と、符
号化部５と、シフトレジスタ６と、乗算制御部７と、Ｄ
／Ａコンバータ８とに加えて、ＲＯＭ１０の代りに１つ
のデータ長が８シンボル（１６ビット）の従来の最も重
く重み付けされたデータに相当するインパルス応答デー
タＩ１６Ａを格納した記憶部１６Ａを備えるＲＯＭ１
と、Ｄ／Ａコンバータ８からのサイン，反転サイン信号
Ｉ，ＩＢおよびコサイン，反転コサイン信号Ｑ，ＱＢの
供給を受けハニング窓の窓関数により波形整形し整形サ
イン，反転整形サイン信号ＩＳ，ＩＢＳおよび整形コサ
イン，反転整形コサイン信号ＱＳ，ＱＢＳをそれぞれ出
力する整形回路９とを備える。
一実施例を示すブロック図である。本実施例のディジタ
ル化直交変調器は、図１に示すように、従来と同様の加
算器２と、直並列変換部３と、クロック制御部４と、符
号化部５と、シフトレジスタ６と、乗算制御部７と、Ｄ
／Ａコンバータ８とに加えて、ＲＯＭ１０の代りに１つ
のデータ長が８シンボル（１６ビット）の従来の最も重
く重み付けされたデータに相当するインパルス応答デー
タＩ１６Ａを格納した記憶部１６Ａを備えるＲＯＭ１
と、Ｄ／Ａコンバータ８からのサイン，反転サイン信号
Ｉ，ＩＢおよびコサイン，反転コサイン信号Ｑ，ＱＢの
供給を受けハニング窓の窓関数により波形整形し整形サ
イン，反転整形サイン信号ＩＳ，ＩＢＳおよび整形コサ
イン，反転整形コサイン信号ＱＳ，ＱＢＳをそれぞれ出
力する整形回路９とを備える。
【００１２】次に、本実施例の動作について説明する。
本実施例のバースト信号整形回路を含むディジタル化直
交変調器の動作は、本発明に関連する部分以外は上述の
従来の技術と同一であり、説明が重複するので冗長とな
らないよう省略する。
本実施例のバースト信号整形回路を含むディジタル化直
交変調器の動作は、本発明に関連する部分以外は上述の
従来の技術と同一であり、説明が重複するので冗長とな
らないよう省略する。
【００１３】バースト開始信号ＢＳまたは終了信号ＢＥ
の入力と乗算制御部７からの乗算指示により、クロック
制御部４は上記インパルス応答の時間軸における設定時
刻毎に記憶部１６Ａの読出アドレスＡを出力し、インパ
ルス応答データＩ１６Ａをその都度読出して加算器２に
供給する。加算器２はこれら複数の読出データＩ１Ａの
うちの現在の入力値と前回の入力値とをを繰返しシフト
加算することによりたたみ込積分を実行しディジタル化
サイン，反転サイン成分ＩＤ，ＩＢＤおよびコサイン，
反転コサイン成分ＱＤ，ＱＢＤを出力する。Ｄ／Ａコン
バータ８はこれらディジタル化サイン，反転サイン成分
ＩＤ，ＩＢＤおよびコサイン，反転コサイン成分ＱＤ，
ＱＢＤをディジタル／アナログ変換し対応のサイン，反
転サイン信号Ｉ，ＩＢおよびコサイン，反転コサイン信
号Ｑ，ＱＢを出力する。これらサイン，反転サイン信号
Ｉ，ＩＢおよびコサイン，反転コサイン信号Ｑ，ＱＢ
は、整形回路９により所望のハニング窓による波形整形
され、整形サイン，反転整形サイン信号ＩＳ，ＩＢＳお
よび整形コサイン，反転整形コサイン信号ＱＳ，ＱＢＳ
として出力される。
の入力と乗算制御部７からの乗算指示により、クロック
制御部４は上記インパルス応答の時間軸における設定時
刻毎に記憶部１６Ａの読出アドレスＡを出力し、インパ
ルス応答データＩ１６Ａをその都度読出して加算器２に
供給する。加算器２はこれら複数の読出データＩ１Ａの
うちの現在の入力値と前回の入力値とをを繰返しシフト
加算することによりたたみ込積分を実行しディジタル化
サイン，反転サイン成分ＩＤ，ＩＢＤおよびコサイン，
反転コサイン成分ＱＤ，ＱＢＤを出力する。Ｄ／Ａコン
バータ８はこれらディジタル化サイン，反転サイン成分
ＩＤ，ＩＢＤおよびコサイン，反転コサイン成分ＱＤ，
ＱＢＤをディジタル／アナログ変換し対応のサイン，反
転サイン信号Ｉ，ＩＢおよびコサイン，反転コサイン信
号Ｑ，ＱＢを出力する。これらサイン，反転サイン信号
Ｉ，ＩＢおよびコサイン，反転コサイン信号Ｑ，ＱＢ
は、整形回路９により所望のハニング窓による波形整形
され、整形サイン，反転整形サイン信号ＩＳ，ＩＢＳお
よび整形コサイン，反転整形コサイン信号ＱＳ，ＱＢＳ
として出力される。
【００１４】整形回路９の構成例を示す図２を参照する
と、この整形回路９はスイッチドキャパシタアレイ９１
と演算増幅回路９２とから成る周知のスイッチドキャパ
シタ回路である。スイッチドキャパシタアレイ９１は入
力信号の正負の極性毎にそれぞれクロックＣＫで制御さ
れる１７個のスイッチドキャパシタＣ１１〜Ｃ１９，Ｃ
２１〜Ｃ２８を備える。各々のキャパシタＣ１１〜Ｃ１
９，Ｃ２１〜Ｃ２８はハニング窓関数の下記の各タイミ
ングにおける重み付け係数に対応する容量値を有する。
と、この整形回路９はスイッチドキャパシタアレイ９１
と演算増幅回路９２とから成る周知のスイッチドキャパ
シタ回路である。スイッチドキャパシタアレイ９１は入
力信号の正負の極性毎にそれぞれクロックＣＫで制御さ
れる１７個のスイッチドキャパシタＣ１１〜Ｃ１９，Ｃ
２１〜Ｃ２８を備える。各々のキャパシタＣ１１〜Ｃ１
９，Ｃ２１〜Ｃ２８はハニング窓関数の下記の各タイミ
ングにおける重み付け係数に対応する容量値を有する。
【００１５】整形回路９にクロック制御部４から供給さ
れるタイミングクロックＴＫのタイムチャートを示す図
３を参照すると、バースト信号の前縁に対応する前半に
示すように、バースト開始信号ＢＳの入力によりスイッ
チドキャパシタＣ１１〜Ｃ２８に対応するタイミングク
ロックＴＫ１１〜ＴＫ１９，ＴＫ２１〜ＴＫ２８が順次
に’１’となり、キャパシタＣ１１〜Ｃ１９，Ｃ２１〜
Ｃ２８の順序で切替る。また、バースト信号の後縁に対
応する後半（前半と対称的に制御するためＴＫ２６以降
の後部を省略）に示すように、バースト終了信号ＢＥの
入力によりタイミングクロックＴＫ２８〜ＴＫ２１，Ｔ
Ｋ１９〜ＴＫ１１が順次に’１’となり、キャパシタＣ
２８〜Ｃ２１，Ｃ１９〜Ｃ１１の順序で切替る。これに
より、バースト信号の前後縁において演算増幅回路９２
の利得をハニング窓関数に近似的に変化させる。なお、
タイミングクロックＴＫＳ１，ＴＫＳ２はそれぞれスイ
ッチＳ１，Ｓ２を制御する。これにより、アナログ入力
信号であるサイン，反転サイン信号Ｉ，ＩＢおよびコサ
イン，反転コサイン信号Ｑ，ＱＢの各々に各タイミング
クロックＴＫ１１〜ＴＫ１９，ＴＫ２１〜ＴＫ２８対応
のハニング窓関数の係数が演算増幅回路９２の利得制御
の形で乗算され、整形サイン，反転整形サイン信号Ｉ
Ｓ，ＩＢＳおよび整形コサイン，反転整形コサイン信号
ＱＳ，ＱＢＳが生成される。すなわち、従来の窓関数で
重み付けされたインパルス応答データである係数の各々
を入力信号データに乗算した後Ｄ／Ａ変換してアナログ
のサイン，コサイン各整形信号を生成することと同一の
効果が得られる。
れるタイミングクロックＴＫのタイムチャートを示す図
３を参照すると、バースト信号の前縁に対応する前半に
示すように、バースト開始信号ＢＳの入力によりスイッ
チドキャパシタＣ１１〜Ｃ２８に対応するタイミングク
ロックＴＫ１１〜ＴＫ１９，ＴＫ２１〜ＴＫ２８が順次
に’１’となり、キャパシタＣ１１〜Ｃ１９，Ｃ２１〜
Ｃ２８の順序で切替る。また、バースト信号の後縁に対
応する後半（前半と対称的に制御するためＴＫ２６以降
の後部を省略）に示すように、バースト終了信号ＢＥの
入力によりタイミングクロックＴＫ２８〜ＴＫ２１，Ｔ
Ｋ１９〜ＴＫ１１が順次に’１’となり、キャパシタＣ
２８〜Ｃ２１，Ｃ１９〜Ｃ１１の順序で切替る。これに
より、バースト信号の前後縁において演算増幅回路９２
の利得をハニング窓関数に近似的に変化させる。なお、
タイミングクロックＴＫＳ１，ＴＫＳ２はそれぞれスイ
ッチＳ１，Ｓ２を制御する。これにより、アナログ入力
信号であるサイン，反転サイン信号Ｉ，ＩＢおよびコサ
イン，反転コサイン信号Ｑ，ＱＢの各々に各タイミング
クロックＴＫ１１〜ＴＫ１９，ＴＫ２１〜ＴＫ２８対応
のハニング窓関数の係数が演算増幅回路９２の利得制御
の形で乗算され、整形サイン，反転整形サイン信号Ｉ
Ｓ，ＩＢＳおよび整形コサイン，反転整形コサイン信号
ＱＳ，ＱＢＳが生成される。すなわち、従来の窓関数で
重み付けされたインパルス応答データである係数の各々
を入力信号データに乗算した後Ｄ／Ａ変換してアナログ
のサイン，コサイン各整形信号を生成することと同一の
効果が得られる。
【００１６】集積回路において、整形回路９として上述
のスイッチドキャパシタ構成を用いた場合、チップ上の
占有面積は記憶部１６とほぼ同等であるので、本実施例
のＲＯＭ１と整形回路９との合計のレイアウト面積は従
来のＲＯＭ１０に比較してほぼ１／８となる。
のスイッチドキャパシタ構成を用いた場合、チップ上の
占有面積は記憶部１６とほぼ同等であるので、本実施例
のＲＯＭ１と整形回路９との合計のレイアウト面積は従
来のＲＯＭ１０に比較してほぼ１／８となる。
【００１７】また、整形回路９は、スイッチドキャパシ
タを用いる代りに抵抗器の切替による構成とすることも
できることはいうまでもない。
タを用いる代りに抵抗器の切替による構成とすることも
できることはいうまでもない。
【００１８】また、ハニング窓の代りにハミング窓等他
の窓関数を用いることも、本発明の主旨を逸脱しない限
り適用できることは勿論である。
の窓関数を用いることも、本発明の主旨を逸脱しない限
り適用できることは勿論である。
【００１９】
【発明の効果】以上説明したように、本発明のディジタ
ル化直交変調器は、バースト信号の前後縁におけるアナ
ログ正弦波および余弦波成分信号を設定した窓関数で整
形する波形整形回路を備えることにより、１つのインパ
ルス応答データを記憶するための１つの記憶部を備えれ
ばよいので、この記憶部を含むＲＯＭの容量が低減され
小型化および低消費電力化が可能となるという効果があ
る。
ル化直交変調器は、バースト信号の前後縁におけるアナ
ログ正弦波および余弦波成分信号を設定した窓関数で整
形する波形整形回路を備えることにより、１つのインパ
ルス応答データを記憶するための１つの記憶部を備えれ
ばよいので、この記憶部を含むＲＯＭの容量が低減され
小型化および低消費電力化が可能となるという効果があ
る。
【図１】本発明のディジタル化直交変調器の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１の整形回路の構成の一例を示す回路図であ
る。
る。
【図３】図２の整形回路を駆動するタイミングクロック
のタイムチャートである。
のタイムチャートである。
【図４】従来のディジタル化直交変調器の一例を示すブ
ロック図である。
ロック図である。
１，１０ ＲＯＭ ２ 加算器 ３ 直並列変換部 ４ クロック制御部 ５ 符号化部 ６ シフトレジスタ ７ 乗算制御部 ８ Ｄ／Ａコンバータ ９ 整形回路 １０１〜１１６ 記憶部 ９１ スイッチドキャパシタアレイ ９２ 演算増幅回路
Claims (2)
- 【請求項１】 入力ディジタルデータを符号化した予め
定めたデータ長の符号化データを保持する第１の記憶手
段と、 前記符号化データを構成する単位符号の前記データ長の
インパルス応答データを格納する第２の記憶手段と、 前記第１および第２の記憶手段からそれぞれ前記符号化
データおよび前記インパルス応答データの供給を受け相
続く前記単位符号対応の前記インパルス応答データを反
復加算してたたみ込積分を実行し前記単位符号対応のデ
ィジタル化正弦波および余弦波成分信号をそれぞれ出力
するたたみ込積分用加算手段と、 前記ディジタル化正弦波および余弦波成分信号をアナロ
グ信号に変換しアナログ正弦波および余弦波成分信号を
出力するＤ／Ａ変換手段とを備え、 前記正弦波成分信号と余弦波成分信号とから成る直交変
調信号を生成し予め定めたタイムスロットに前記直交変
調信号の集中的な出力であるバースト信号を出力するデ
ィジタル化直交変調器において、 前記バースト信号の出力開始対応の前縁および終了対応
の後縁における前記アナログ正弦波および余弦波成分信
号を予め定めた窓関数で整形する波形整形回路を備える
ことを特徴とするディジタル化直交変調器。 - 【請求項２】 前記波形整形回路が前記窓関数の重み付
けに対応して利得が変化するように前記重み付け対応の
複数の容量値を予め定めた時間間隔で順次切替るよう構
成したスイッチドキャパシタ回路を備えることを特徴と
する請求項１記載のディジタル化直交変調器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083698A JP2643762B2 (ja) | 1993-04-12 | 1993-04-12 | ディジタル化直交変調器 |
| US08/226,547 US5430415A (en) | 1993-04-12 | 1994-04-12 | Modulator capable of decreasing consumption of electric power |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083698A JP2643762B2 (ja) | 1993-04-12 | 1993-04-12 | ディジタル化直交変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303264A JPH06303264A (ja) | 1994-10-28 |
| JP2643762B2 true JP2643762B2 (ja) | 1997-08-20 |
Family
ID=13809721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083698A Expired - Fee Related JP2643762B2 (ja) | 1993-04-12 | 1993-04-12 | ディジタル化直交変調器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430415A (ja) |
| JP (1) | JP2643762B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4711892B2 (ja) | 2006-06-05 | 2011-06-29 | パナソニック株式会社 | マルチアンテナ通信装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7709917A (nl) * | 1977-09-09 | 1979-03-13 | Philips Nv | Systeem voor datatransmissie met behulp van een hoekgemoduleerde draaggolf van constante amplitude. |
| US4644561A (en) * | 1985-03-20 | 1987-02-17 | International Mobile Machines Corp. | Modem for RF subscriber telephone system |
| EP0239293A3 (en) * | 1986-03-24 | 1988-12-14 | Gpt Limited | Data transmission systems |
| US4736389A (en) * | 1986-08-04 | 1988-04-05 | American Telephone And Telegraph Company | Technique for synthesizing the modulation of a time varying waveform with a data signal |
| US4737969A (en) * | 1987-01-28 | 1988-04-12 | Motorola, Inc. | Spectrally efficient digital modulation method and apparatus |
| NL8703084A (nl) * | 1987-12-21 | 1989-07-17 | Philips Nv | Digitaal premodulatiefilter. |
| US5177455A (en) * | 1992-01-22 | 1993-01-05 | Mpr Teltech Ltd. | Digital phase and amplitude modulator |
-
1993
- 1993-04-12 JP JP5083698A patent/JP2643762B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-12 US US08/226,547 patent/US5430415A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06303264A (ja) | 1994-10-28 |
| US5430415A (en) | 1995-07-04 |
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