JP2642735B2 - AD converter - Google Patents
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は集積回路化された比較型ADコンバータに関
する。The present invention relates to a comparison type AD converter integrated in a circuit.
（ロ）従来の技術 第３図は従来の６ビット分解能の比較型ADコンバータ
の部分等価回路図であり、デコーダ（図示しない）、CM
OSインバータ、トランスミッションゲート、ラダー抵抗
等から構成されるDA変換部の一部を示す。(B) Conventional technology FIG. 3 is a partial equivalent circuit diagram of a conventional 6-bit resolution comparison type AD converter.
2 shows a part of a DA converter including an OS inverter, a transmission gate, a ladder resistor, and the like.
６ビット分解能の比較型ADコンバータは基準電圧の64
分の１ステップの電圧を必要とし、これを抵抗値が等し
いラダー抵抗Ｒを64単位直列接続し、一端をVSS線に、
他端をVref線に接続した分圧回路から得ている。The comparison type AD converter with 6-bit resolution has a reference voltage of 64
Requires voltage of min 1 step, which the resistance value is equal to the ladder resistor R connected 64 units in series, one end to the V SS line,
The other end is obtained from a voltage dividing circuit connected to the Vref line.
DA変換される６ビットのデータＡ〜Ｆの下位の４ビッ
トデータＡ〜Ｄは図示しないデコーダにより４−16変換
され、４ビットデータＡ〜Ｄに対応するデコード出力
（A0）〜（A15）の何れかをローレベルとする。また、
６ビットのデータＡ〜Ｆの上位の２ビートデータE,Fも
図示しないデコーダにより２−４変換され、２ビットデ
ータE,Fに対応するデコード出力（B0）〜（B3）の何れ
かをローレベルとする。The lower 4-bit data A to D of the 6-bit data A to F to be DA-converted are 4-16 converted by a decoder (not shown) and decoded outputs (A 0 ) to (A 15 ) corresponding to the 4-bit data A to D. ) Is set to low level. Also,
The upper 2 beat data E and F of the 6-bit data A to F are also subjected to 2-4 conversion by a decoder (not shown), and one of the decoded outputs (B 0 ) to (B 3 ) corresponding to the 2-bit data E and F. To a low level.
そこで、下位の４ビットデータＡ〜Ｄによりデコード
出力（A0）がローレベルとなると、CMOSインバータ（13
0）がハイレベルを出力し、このハイレベル出力とロー
レベルのデコード出力（A0）が入力されるトランスミッ
ションゲート（140）がオンする。一方、上位の２ビッ
トデータE,Fによりデコード出力（B1）がローレベルと
なると、CMOSインバータ（151）がハイレベルを出力
し、このハイレベル出力とローレベルのデコード出力
（B1）を入力するトランスミッションゲート（160）〜
（1615）が同時にオンする。Then, when the decode output (A 0 ) becomes low level by the lower 4-bit data A to D, the CMOS inverter (13
0 ) outputs a high level, and the transmission gate (14 0 ) to which the high level output and the low level decode output (A 0 ) are input is turned on. On the other hand, when the decode output (B 1 ) goes low due to the upper two-bit data E and F, the CMOS inverter (15 1 ) outputs a high level, and this high-level output and low-level decode output (B 1 ) to enter the transmission gate (16 0) to
(16 15 ) are turned on at the same time.
したがって、分圧電圧出力（17）には６ビットのデー
タＡ〜Ｆに対応するａ点の分圧電圧がトランスミッショ
ンゲート（160），（140）を介して出力される。Accordingly, the divided voltage at point a corresponding to the 6-bit data A to F is output to the divided voltage output (17) via the transmission gates (16 0 ) and (14 0 ).
上記のように構成される従来の比較型ADコンバータで
は、ラダー抵抗の直近に複数のトランスミッションゲー
トが形成されているため、その第２ゲート電極電位（基
板電位）を設定するVDDおよびVSS線をラダー抵抗回路の
各行毎に必要とすると共にパターンが複雑になり、集積
度を上げられない欠点を有している。また、ラダー抵抗
回路はトランスミッションゲートが形成されるスペース
分を余分に形成しなければならず集積度を上げられない
欠点を有している。さらにまた、トランスミッションゲ
ートの列を選択するポリシリコンにより形成されるデコ
ード出力線が長くなり、その抵抗と寄生容量とによって
動作速度が低下する欠点を有している。In the conventional comparative AD converter configured as described above, since a plurality of transmission gates are formed in the immediate vicinity of the ladder resistor, the V DD and V SS lines for setting the second gate electrode potential (substrate potential) are set. Is required for each row of the ladder resistor circuit, the pattern becomes complicated, and the degree of integration cannot be increased. Further, the ladder resistance circuit has a disadvantage that the space for forming the transmission gate must be formed extra and the degree of integration cannot be increased. Further, there is a disadvantage that the decode output line formed by polysilicon for selecting the column of the transmission gate becomes longer, and the operating speed is reduced by its resistance and parasitic capacitance.
（ハ）発明が解決しようとする課題 この発明は上記した点に鑑みてなされたものであっ
て、高集積化が可能であり、動作速度が早く、かつ外部
雑音に強い比較型ADコンバータを提供することにある。(C) Problems to be Solved by the Invention The present invention has been made in view of the above points, and provides a comparative AD converter that can be highly integrated, has a high operation speed, and is resistant to external noise. Is to do.
（ニ）課題を解決するための手段 この発明は、ラダー抵抗が形成される第１の領域と、
デコーダが形成される第２の領域と、デコーダ出力によ
り制御され、ラダー抵抗の分圧電圧を選択出力する選択
SWが形成される第３の領域からなり、第３の領域は第１
および第２の領域の中間の独立する位置に形成される点
を特徴とする。(D) Means for Solving the Problems The present invention provides a first region in which a ladder resistance is formed,
A second region in which a decoder is formed, and a selection for selectively outputting a divided voltage of a ladder resistor, which is controlled by the decoder output.
The third region includes a third region in which the SW is formed, and the third region includes the first region.
And the second region is formed at an independent position in the middle of the second region.
（ホ）作 用 上記構成は、ポリシリコンにより形成されるゲート配
線を短くすることにより高速動作を可能とし、同一の導
伝型のチャンネルを有するMOSFETをまとめて形成するこ
とにより高集積化を可能とし、選択SWの第２ゲート電極
電位を設定するVDDおよびVSS線を抵抗マトリクスの各行
毎に必要とせず、ラダー抵抗回路自体を小面積とするこ
とにより高集積化を可能とし、さらに設計を容易にする
よう作用する。(E) Operation The above configuration enables high-speed operation by shortening the gate wiring formed by polysilicon, and enables high integration by forming MOSFETs having the same conduction type channel collectively. The V DD and V SS lines for setting the second gate electrode potential of the selected SW are not required for each row of the resistance matrix, and the ladder resistance circuit itself has a small area, enabling high integration and further design. Acts to facilitate
（ヘ）実施例 以下、図面を参照してこの発明の一実施例を説明す
る。(F) Embodiment One embodiment of the present invention will be described below with reference to the drawings.
第１図は６ビット分解能の比較型ADコンバータの部分
パターン図であり、デコーダ、CMOSインバータ、選択S
W、ラダー抵抗等から構成されるDA変換部の単位回路が
示されている。なお、図中の細線はメタル配線であり、
他はポリシリコン配線である。FIG. 1 is a partial pattern diagram of a comparison type AD converter having a resolution of 6 bits.
A unit circuit of a DA conversion unit including W, a ladder resistor, and the like is shown. The thin line in the figure is a metal wiring,
The other is a polysilicon wiring.
デコーダ（１）は８個のＮチャンネルMOSFET（1A），
（1A＊〜（1D），（1D＊）が（1Aのドレイン）−（1Aの
チャンネル）−（1Aのソース,1A＊のドレイン）−（1A
＊のチャンネル）−（1A＊のソース，………という要領
でVSS線とデコード出力線（２）間に直列に形成されて
おり、それぞれのチャンネルの上部には６ビットデータ
Ａ〜Ｆの下位４ビットデータＡ〜Ｄと、図示しないイン
バータによりそれぞれ反転した４ビットデータＡ＊〜Ｄ
＊がゲート信号としてポリシリコン配線により入力され
ている。The decoder (1) has eight N-channel MOSFETs (1A),
(1A * to (1D), (1D * ) is (1A drain)-(1A channel)-(1A source, 1A * drain)-(1A
* Channel) - are formed in series between (1A * source, V SS line and decode output line (2 in a manner that .........), the top of each channel of the 6-bit data A~F Lower 4-bit data A to D and 4-bit data A * to D inverted respectively by an inverter (not shown)
* Is input as a gate signal by a polysilicon wiring.
したがって、所定のMOSFETのチャンネルをオン状態に
マスクしておくことによって、４ビットデータＡ〜Ｄと
反転４ビットデータＡ＊〜Ｄ＊の状態に応じて８個のＮ
チャンネルMOSFET（1A），（1A＊）〜（1D），（1D＊）
が同時にオンし、デコード出力線（２）をVSS線に接続
する。なお、本例では８個の直列ＮチャンネルMOSFETか
らなる単位回路が16単位並列に形成されることになる。Therefore, by masking the channel of a predetermined MOSFET in an ON state, eight N bits are set according to the state of 4-bit data A to D and inverted 4-bit data A * to D *.
Channel MOSFET (1A), (1A * )-(1D), (1D * )
Turn on at the same time, and connect the decode output line (2) to the VSS line. In this example, 16 unit circuits each composed of eight series N-channel MOSFETs are formed in parallel.
プリチャージトランジスタ（３）は前記デコーダ
（１）によりアドレスが確定するまでデコード出力を阻
止するものであって、ＰチャンネルMOSFETにより形成さ
れ、そのドレイン（31）とソース（32）はそれぞれポリ
シリコン配線されるデコード出力線（２）とVDD線に接
続されており、ゲート（33）はクロックφＰに接続され
ている。デコーダ（１）を構成するMOSFETとチャンネル
の導伝型が異なること、およびCMOSインバータ（４），
（５）のゲート配線を長くしないという理由により図の
位置に形成されている。The precharge transistor (3) prevents decoding output until an address is determined by the decoder (1), and is formed by a P-channel MOSFET, and its drain (31) and source (32) are each formed of a polysilicon wiring. It is connected to V DD line and the decode output line (2) which is a gate (33) is connected to the clock phi P. The MOSFETs constituting the decoder (1) have different conduction types from the channel, and the CMOS inverters (4),
The gate wiring of (5) is formed at the position shown in the figure because it is not long.
デコーダ（１）のデコード出力線（２）はCMOSインバ
ータ（４）を構成するＰチャンネルMOSFET（41）とＮチ
ャンネルMOSFET（42）のゲート（413），（423）にプリ
チャージトランジスタ（３）のドレイン（31）へのポリ
シリコン配線を利用して共通入力され、それぞれのドレ
イン（411），（421）はメタル配線により共通接続さ
れ、さらにポリシリコン配線により後段のCMOSインバー
タ（５）および選択SW（６）〜（９）に入力されてい
る。The decode output line (2) of the decoder (1) is connected to the gates (413) and (423) of the P-channel MOSFET (41) and the N-channel MOSFET (42) constituting the CMOS inverter (4) by a precharge transistor (3). A common input is made by using a polysilicon wiring to the drain (31), and the respective drains (411) and (421) are commonly connected by a metal wiring. (6) to (9) are input.
CMOSインバータ（５）はＰチャンネルMOSFET（51）と
ＮチャンネルMOSFET（52）から構成されており、それぞ
れのドレイン（511），（521）はメタル配線により共通
接続され、さらにポリシリコン配線により選択SW
（６），（７）に入力されている。The CMOS inverter (5) is composed of a P-channel MOSFET (51) and an N-channel MOSFET (52). The drains (511) and (521) are commonly connected by metal wiring, and are further selected by polysilicon wiring.
(6) and (7) are input.
選択SW（６）はＰチャンネルMOSFET（61）とＮチャン
ネルMOSFET（62）からなるトランスミッションゲートで
あり、それぞれのゲート（613），（623）には前記した
CMOSインバータ（５），（４）の出力がポリシリコン配
線され、ドレイン（611），（621）は後記するラダー抵
抗回路の分圧点ｃにメタル配線により接続され、ソース
（612），（622）は分圧電圧出力線（10A）に接続され
ている。選択SW（７）の構造は前記選択SW（６）と同一
であり、ドレイン（711），（721）がラダー抵抗回路の
分圧点ｄにメタル配線により接続され、ソース（71
2），（722）が分圧電圧出力線（10B）に接続される点
のみが異なる。The selection SW (6) is a transmission gate composed of a P-channel MOSFET (61) and an N-channel MOSFET (62), and the respective gates (613) and (623) are as described above.
The outputs of the CMOS inverters (5) and (4) are connected by polysilicon wiring, the drains (611) and (621) are connected by metal wiring to a voltage dividing point c of a ladder resistance circuit described later, and the sources (612) and (622) are connected. ) Is connected to the divided voltage output line (10A). The structure of the selection SW (7) is the same as that of the selection SW (6). The drains (711) and (721) are connected to the voltage dividing point d of the ladder resistance circuit by metal wiring, and the source (71)
2) and (722) are different only in that they are connected to the divided voltage output line (10B).
また、選択SW（８），（９）はＮチャンネルMOSFETに
より構成され、それぞれのドレイン（81），（91）はラ
ダー抵抗回路の分圧点b,a点にメタル配線により接続さ
れ、ソース（82），（92）はそれぞれ分圧電圧出力線
（10C），（10D）に接続されている。The selection switches (8) and (9) are composed of N-channel MOSFETs. The drains (81) and (91) are connected to the voltage dividing points b and a of the ladder resistance circuit by metal wiring, and the source ( 82) and (92) are connected to the divided voltage output lines (10C) and (10D), respectively.
本例では、ラダー抵抗回路（11）は16×４のマトリク
スとなり、ポリシリコンにより形成される同一抵抗値の
単位抵抗（Ra0）〜（Ra15），………，（Rd0）〜
（Rd15）（図にはそのうちの（Ran）〜（Rdn）が示され
ている）の直列回路として形成され、一端はVSS線に、
他端はVref線に接続される。In this example, the ladder resistance circuit (11) is a 16 × 4 matrix, and has unit resistances (R a0 ) to (R a15 ),..., (R d0 ) to have the same resistance value formed by polysilicon.
(R d15 ) ((R an ) to (R dn ) are shown in the figure) as a series circuit, with one end connected to the VSS line,
The other end is connected to the Vref line.
続いて、第２図を参照して実施例の動作を説明する。 Next, the operation of the embodiment will be described with reference to FIG.
当初、デコーダ（１）の16本のデコード出力線（２）
はプリチャージトランジスタ（３）によりハイレベルに
されているため、デコード出力線（２）を入力するCMOS
インバータ（４）はローレベルを出力し、CMOSインバー
タ（４）の出力をさらに反転するCMOSインバータ（５）
はハイレベルを出力している。そこで、CMOSインバータ
（４）のローレベル出力を入力する選択SW（６）〜
（９）のＮチャンネルMOSFET（62），（72），（８），
（９）およびCMOSインバータ（５）のハイレベル出力を
入力する選択SW（６），（７）のＰチャンネルMOSFET
（61），（71）がオフすることになり、選択SW（６）〜
（９）は全てオフし、ラダー抵抗回路（11）の分圧電圧
は阻止されて分圧電圧出力線（10A）〜（10D）に出力さ
れない。Initially, 16 decode output lines (2) of decoder (1)
Is set to the high level by the precharge transistor (3), and therefore, the CMOS which inputs the decode output line (2)
The inverter (4) outputs a low level and further inverts the output of the CMOS inverter (4).
Outputs a high level. Therefore, the selection switch (6) to input the low level output of the CMOS inverter (4)
(9) N-channel MOSFETs (62), (72), (8),
(9) and P-channel MOSFET of select SW (6), (7) to input high level output of CMOS inverter (5)
(61) and (71) are turned off and the selection SW (6)-
(9) is all turned off, the divided voltage of the ladder resistance circuit (11) is blocked, and is not output to the divided voltage output lines (10A) to (10D).
６ビットのデータＡ〜Ｆの下位の４ビットデータＡ〜
Ｄと図示しないインバータによりそれぞれ反転した４ビ
ットデータＡ＊〜Ｄ＊より４−16変換するデコーダ
（１）は４ビットデータＡ〜Ｄの状態に応じて16組の直
列MOSFETを択一的にオンさせ、特定のデコード出力線
（２）をVSSに接続する。そこで、所定のタイミングの
クロックφＰによりプリチャージトランジスタ（３）が
オフすると、デコード出力線（２）がローレベルとなっ
て、CMOSインバータ（４）がハイレベルを出力する。ま
た、CMOSインバータ（４）の出力を反転するCMOSインバ
ータ（５）はローレベルを出力する。Lower 4-bit data A to 6-bit data AF
A decoder (1) that performs 4-16 conversion of D and 4-bit data A * to D * inverted by an inverter (not shown) selectively turns on 16 sets of series MOSFETs according to the states of the 4-bit data A to D. Then, the specific decode output line (2) is connected to VSS . Therefore, by the clock phi P of predetermined timing precharge transistor (3) is turned off, so the decode output line (2) is a low level, CMOS inverter (4) outputs a high level. The CMOS inverter (5) for inverting the output of the CMOS inverter (4) outputs a low level.
CMOSインバータ（４）のハイレベル出力は選択SW
（６）〜（９）のＮチャンネルMOSFET（62），（72），
（８），（９）をオンにし、CMOSインバータ（５）のロ
ーレベル出力は選択SW（６），（７）のＰチャンネルMO
SFET（61），（71）をオンにする。そこで、選択SW
（６）〜（９）が全てオンし、ラダー抵抗回路（11）の
ａ点〜ｄ点の分圧電圧が分圧電圧出力線（10D），（10
C），（10A），（10B）に同時に出力される。High-level output of CMOS inverter (4) is selected SW
N-channel MOSFETs (62), (72), (6) to (9)
(8) and (9) are turned on, and the low-level output of the CMOS inverter (5) is set to the P-channel MO of the selection switches (6) and (7).
Turn on SFETs (61) and (71). So select SW
(6) to (9) are all turned on, and the divided voltages at points a to d of the ladder resistance circuit (11) are divided voltage output lines (10D) and (10D).
C), (10A), and (10B) are output simultaneously.
この時、６ビットのデータＡ〜Ｆの上位の２ビットデ
ータE,Fは図示しないデコーダにより２−４変換されて
おり、そのデコード出力により分圧電圧出力線（10
D），（10C），（10A），（10B）の何れかを選択するこ
とによって、６ビットのデータＡ〜Ｆに対応する分圧電
圧が得られる。At this time, the high-order 2-bit data E and F of the 6-bit data A to F have been subjected to 2-4 conversion by a decoder (not shown), and a decoded voltage output line (10
By selecting any of D), (10C), (10A), and (10B), a divided voltage corresponding to 6-bit data A to F can be obtained.
（ト）発明の効果 以上述べたようにこの発明によれば、 （１）ポリシリコンによるゲート配線を短くすることが
できるため、寄生容量および配線抵抗に起因する遅延が
少ない。(G) Effects of the Invention As described above, according to the present invention, (1) the gate wiring made of polysilicon can be shortened, so that delay due to parasitic capacitance and wiring resistance is small.
（２）同一の導伝型のチャンネルを有するMOSFETをまと
めて形成したため、基板電位設定のための配線が最小限
で足りる。(2) Since the MOSFETs having the same conduction type channel are formed together, the wiring for setting the substrate potential can be minimized.
（３）選択SWの第２ゲート電極電位を設定するVDDおよ
びVSS線を各行毎に必要とせず、高集積化が可能にな
る。(3) The V DD and V SS lines for setting the second gate electrode potential of the selected SW are not required for each row, and high integration can be achieved.
（４）ラダー抵抗回路内部に選択SWが形成されないた
め、ラダー抵抗回路自体を小面積とすることができる。(4) Since the selection switch is not formed inside the ladder resistance circuit, the ladder resistance circuit itself can be reduced in area.
（５）ラダー抵抗回路、選択SW、インバータ、デコーダ
を分離してレイアウトできるため、大容量化に容易に対
処できる。(5) Since the ladder resistance circuit, the selection SW, the inverter, and the decoder can be separated and laid out, it is easy to deal with an increase in capacity.
（６）基板バイアスをセル内で取ることができるため外
部雑音に強い。(6) Since the substrate bias can be taken in the cell, it is resistant to external noise.
という顕著な効果を奏する比較型ADコンバータを提供す
ることができる。Thus, it is possible to provide a comparison type AD converter which has a remarkable effect.
第１図はこの発明の一実施例の構造を説明する部分パタ
ーン図、第２図はこの発明の一実施例の部分等価回路
図、第３図は従来例の部分等価回路図である。 （１）……デコーダ、（1A），（1A＊）〜（1D），（1D
＊）……直列ＮチャンネルMOSFET、（２）……デコード
出力線、（３）……プリチャージトランジスタ、
（４），（５）……CMOSインバータ、（６）〜（９）…
…選択SW、（10A）〜（10D）……分圧電圧出力線、（1
1）……ラダー抵抗回路、（Ran〜（Rdn）……ポリシリ
コン抵抗。FIG. 1 is a partial pattern diagram for explaining the structure of one embodiment of the present invention, FIG. 2 is a partial equivalent circuit diagram of one embodiment of the present invention, and FIG. 3 is a partial equivalent circuit diagram of a conventional example. (1) ... Decoder, (1A), (1A * ) to (1D), (1D
* ) ... series N-channel MOSFET, (2) ... decode output line, (3) ... precharge transistor,
(4), (5) ... CMOS inverter, (6)-(9) ...
... Selection SW, (10A) to (10D) ... Divided voltage output line, (1
1) Ladder resistor circuit, (R an to (R dn ) ... polysilicon resistor.
Claims (3)
抗の分圧電圧を選択するDA変換部を有し、該選択された
分圧電圧を前記データの上位ビット部分に応じて選択
し、該選択された分圧電圧と入力電圧を比較するADコン
バータにおいて、前記DA変換部は、 複数の抵抗線が並列配置されて前記ラダー抵抗が形成さ
れる第１の領域と、デコーダが形成される第２の領域
と、前記ラダー抵抗の分圧電圧を選択出力する選択スイ
ッチ、及び、該選択スイッチを前記デコーダの出力に基
づいて駆動するＣ−MOSインバータが形成される第３の
領域からなり、該第３の領域が前記第１及び第２の領域
の中間の独立する位置に形成されるとともに前記ラダー
抵抗の分圧電圧点に接続された配線と前記デコーダ出力
の配線が前記第３の領域に延在され、更に、前記ラダー
抵抗の分圧点の電圧を選択する前記選択スイッチ、Ｃ−
MOSインバータ、及び、前記分圧点をアドレスするデコ
ーダがほぼ同一列上に配置された回路単位が複数単位並
列配置されて構成されることを特徴とするADコンバー
タ。A DA converter for selecting a divided voltage of a ladder resistor in accordance with a lower bit part of data; selecting the selected divided voltage in accordance with an upper bit part of the data; In the AD converter that compares the selected divided voltage with the input voltage, the DA converter includes a first region in which a plurality of resistance lines are arranged in parallel to form the ladder resistor, and a decoder in which a decoder is formed. And a third region in which a selection switch for selecting and outputting the divided voltage of the ladder resistor and a C-MOS inverter for driving the selection switch based on the output of the decoder are formed. A third region is formed at an independent position between the first and second regions, and a line connected to the divided voltage point of the ladder resistor and a line for the decoder output are connected to the third region. Extended and further forward A selector switch for selecting a voltage at a voltage dividing point of the ladder resistor;
An AD converter comprising: a MOS inverter; and a plurality of circuit units in which decoders for addressing the voltage dividing points are arranged on substantially the same column, which are arranged in parallel.
チ、Ｃ−MOSインバータ、及び、デコーダが配置される
列に対して、第３の領域の基板電位設定線が直角に形成
されることを特徴とする請求項１記載のADコンバータ。2. A substrate potential setting line in a third region is formed at right angles to a column in which the voltage dividing point of the ladder resistor, the selection switch, the C-MOS inverter, and the decoder are arranged. The AD converter according to claim 1, wherein:
プリチャージトランジスタを前記第３の領域の同一導電
型領域に形成する点を特徴とする請求項１記載のADコン
バータ。3. The AD converter according to claim 1, wherein a precharge transistor for controlling each decode output of said decoder is formed in the same conductivity type region of said third region.
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| JPS4833759A (en) * | 1971-09-01 | 1973-05-12 | ||
| JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
| JPS60112328A (en) * | 1983-11-22 | 1985-06-18 | Sharp Corp | Digital/analog converter of mos integrated circuit |
| JPS60214120A (en) * | 1984-04-09 | 1985-10-26 | Nec Corp | Analog-digital converting circuit |
| JPS60256229A (en) * | 1984-05-31 | 1985-12-17 | Fujitsu Ltd | Da converter |
-
1989
- 1989-03-17 JP JP1067307A patent/JP2642735B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246424A (en) | 1990-10-02 |
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