JPH05174577A - Decoding circuit - Google Patents
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- JPH05174577A JPH05174577A JP3344239A JP34423991A JPH05174577A JP H05174577 A JPH05174577 A JP H05174577A JP 3344239 A JP3344239 A JP 3344239A JP 34423991 A JP34423991 A JP 34423991A JP H05174577 A JPH05174577 A JP H05174577A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば半導体メモリ
のデコード回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding circuit for a semiconductor memory, for example.
【０００２】[0002]
【従来の技術】図１は、従来のメモリ回路の一部を示す
ものである。マトリクス状に配列されたメモリセル１１
は、それぞれＮチャネルＭＯＳトランジスタ（ＮＭＯＳ
トランジスタ）１２を介してビット線Ｂ０、Ｂ１〜Ｂ３
に接続されている。これらＮＭＯＳトランジスタ１２の
各ゲートは、ワード線Ｗ０、Ｗ１〜Ｗ３に接続されてい
る。これらワード線Ｗ０、Ｗ１〜Ｗ３にはローデコーダ
１３が接続され、ビット線Ｂ０、Ｂ１〜Ｂ３には、カラ
ムデコーダ１４が接続されている。前記ローデコーダ１
３には、アドレスデータＡ０、Ａ１〜Ａ４、およびこれ
らの反転データ／Ａ０、／Ａ１〜／Ａ４が供給され、カ
ラムデコーダ１４には、アドレスデータＡ５、Ａ６、お
よびこれらの反転データ／Ａ５、／Ａ６が供給されてい
る。これらアドレスデータに応じてローデコーダ１３、
カラムデコーダ１４により、複数のワード線、およびビ
ット線から一本のワード線およびビット線を選択するこ
とにより、メモリセル１１がアクセスされる。2. Description of the Related Art FIG. 1 shows a part of a conventional memory circuit. Memory cells 11 arranged in a matrix
Are N-channel MOS transistors (NMOS
Transistor) 12 to bit lines B0, B1 to B3
It is connected to the. Each gate of these NMOS transistors 12 is connected to word lines W0 and W1 to W3. A row decoder 13 is connected to the word lines W0 and W1 to W3, and a column decoder 14 is connected to the bit lines B0 and B1 to B3. The row decoder 1
3 is supplied with address data A0, A1 to A4, and their inverted data / A0, / A1 to / A4, and the column decoder 14 is supplied with address data A5, A6 and their inverted data / A5, / A5. A6 is supplied. The row decoder 13, depending on the address data,
The column decoder 14 selects one word line and one bit line from the plurality of word lines and bit lines to access the memory cell 11.
【０００３】前記ローデコーダ１３は、アドレスデータ
Ａ０、Ａ１〜Ａ４、／Ａ０、／Ａ１〜／Ａ４に応じてワ
ード線を選択するアンド回路１５、１６、１７、１８に
よって構成され、前記カラムデコーダ１４は、アドレス
データＡ５、Ａ６、／Ａ５、／Ａ６が供給されるアンド
回路１９、２０、２１、２２、およびこれらアンド回路
１９〜２２の出力信号に応じてビット線を選択するＮＭ
ＯＳトランジスタ２３、２４、２５、２６によって構成
されている。図２（ａ）（ｂ）は、前記ローデコーダ１
３を構成するアンド回路１５、１６を示すものである。The row decoder 13 is composed of AND circuits 15, 16, 17, 18 for selecting word lines according to address data A0, A1 to A4, / A0, / A1 to / A4, and the column decoder 14 Are AND circuits 19, 20, 21, 22 to which the address data A5, A6, / A5, / A6 are supplied, and NM which selects a bit line according to the output signals of these AND circuits 19-22.
It is composed of OS transistors 23, 24, 25, and 26. 2A and 2B show the row decoder 1
3 shows AND circuits 15 and 16 that form part 3 of FIG.
【０００４】図２（ａ）に示すアンド回路１６は、電源
ＶDDとノード３１の相互間に並列接続され、アドレスデ
ータ／Ａ４、／Ａ３、／Ａ２、／Ａ１、Ａ０によって制
御されるＰＭＯＳトランジスタ３２、３３、３４、３
５、３６、前記ノード３１と電源ＶSSの相互間に直列接
続され、アドレスデータ／Ａ４、／Ａ３、／Ａ２、／Ａ
１、Ａ０によって制御されるＮＭＯＳトランジスタ３
７、３８、３９、４０、４１、および前記ノード３１と
ワード線Ｗ１の相互間に接続されたインバータ回路４２
によって構成されている。The AND circuit 16 shown in FIG. 2A is a PMOS transistor connected in parallel between the power supply V DD and the node 31 and controlled by address data / A4, / A3, / A2, / A1, A0. 32, 33, 34, 3
5, 36, and the address data / A4, / A3, / A2, / A connected in series between the node 31 and the power supply V SS.
1, NMOS transistor 3 controlled by A0
7, 38, 39, 40, 41, and an inverter circuit 42 connected between the node 31 and the word line W1.
It is composed by.
【０００５】また、図２（ｂ）に示すアンド回路１５
は、電源ＶDDとノード５１の相互間に並列接続され、ア
ドレスデータ／Ａ４、／Ａ３、／Ａ２、／Ａ１、／Ａ０
によって制御されるＰＭＯＳトランジスタ５２、５３、
５４、５５、５６、前記ノード５１と電源ＶSSの相互間
に直列接続され、アドレスデータ／Ａ４、／Ａ３、／Ａ
２、／Ａ１、／Ａ０によって制御されるＮＭＯＳトラン
ジスタ５７、５８、５９、６０、６１、および前記ノー
ド５１とワード線Ｗ０の相互間に接続されたインバータ
回路６２によって構成されている。The AND circuit 15 shown in FIG.
Are connected in parallel between the power source V DD and the node 51, and address data / A4, / A3, / A2, / A1, / A0
Controlled by the PMOS transistors 52, 53,
54, 55, 56, and the address data / A4, / A3, / A connected in series between the node 51 and the power supply V SS.
2, NMOS transistors 57, 58, 59, 60, 61 controlled by / A1 and / A0, and an inverter circuit 62 connected between the node 51 and the word line W0.
【０００６】[0006]
【発明が解決しようとする課題】図３は上記アンド回路
１５、１６のパターンを示すものである。このように、
上記ローデコーダを構成するアンド回路は、隣接する２
個づつが、１個の回路パターンとして設計される。FIG. 3 shows a pattern of the AND circuits 15 and 16. in this way,
The AND circuits forming the row decoder are adjacent to each other.
Each one is designed as one circuit pattern.
【０００７】しかし、上記従来のローデコーダは、ワー
ド線にそれぞれ１２個のトランジスタによって構成され
たアンド回路が接続されている。このため、半導体メモ
リにおいて、ローデコーダが占める面積が大きくなって
いる。近時、メモリセルのパターンサイズが微細化され
ているため、ローデコーダのパターンサイズも微細化す
る必要があるが、上記構成のアンド回路を使用した場
合、回路素子の数が多いため、パターンサイズの微細化
が困難なものであった。However, in the above-mentioned conventional row decoder, AND circuits each composed of 12 transistors are connected to the word line. Therefore, in the semiconductor memory, the area occupied by the row decoder is large. Recently, the pattern size of memory cells has been miniaturized, so the pattern size of row decoders must be miniaturized, but when the AND circuit with the above configuration is used, the number of circuit elements is large, so the pattern size It was difficult to miniaturize.
【０００８】この発明は、上記従来の課題を解決するた
めになされたものであり、その目的とするところは、回
路素子数を削減することができ、パターンサイズを微細
化することが可能なデコード回路を提供しようとするも
のである。The present invention has been made in order to solve the above-mentioned conventional problems, and an object thereof is to make it possible to reduce the number of circuit elements and to reduce the pattern size. It is intended to provide a circuit.
【０００９】[0009]
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１の電源と第２の電源の相互間に接続
され、ｎビットのアドレスデータ、およびこのｎビット
のうちの１ビットを反転した信号に応じて第１、第２の
出力端に選択的に出力信号を出力するゲート回路を有
し、このゲート回路は、前記第１の電源と第１のノード
の相互間に接続され、ｎビットのアドレスデータのう
ち、ｎ−１ビットのアドレスデータに応じて、前記第１
のノードに前記第１の電源を接続する第１の論理回路
と、前記第２の電源と第２のノードの相互間に接続さ
れ、前記ｎ−１ビットのアドレスデータに応じて、前記
第２のノードに前記第２の電源を接続する第２の論理回
路と、前記第１のノードと前記第１、第２の出力端の相
互間、および前記第２のノードと前記第１、第２の出力
端の相互間に設けられ、前記ｎビットのアドレスデータ
のうちの１ビットおよびその反転信号に応じて、前記第
１、第２のノードの信号を前記第１、第２の出力端に選
択的に出力する第３の論理回路と、前記第１の電源と前
記第１、第２の出力端の相互間に設けられ、前記ｎビッ
トのアドレスデータのうちの１ビットおよびその反転信
号に応じて、前記第１、第２の出力端に選択的に信号を
出力する第４の論理回路とを設けている。また、前記ゲ
ート回路は、アンド回路によって構成されている。ま
た、前記ゲート回路は、オア回路によって構成されてい
る。In order to solve the above-mentioned problems, the present invention is connected between a first power supply and a second power supply and has n-bit address data and one of the n-bits. A gate circuit is provided which selectively outputs an output signal to the first and second output terminals in response to the bit-inverted signal, and the gate circuit is provided between the first power supply and the first node. According to the n-1 bit address data of the n-bit address data connected, the first
A first logic circuit that connects the first power supply to the node of the second power supply, and a second logic power supply that is connected between the second power supply and the second node. A second logic circuit that connects the second power supply to the node of the second node, between the first node and the first and second output terminals, and between the second node and the first and second nodes. Of the n-bit address data and the inverted signal thereof, the signals of the first and second nodes are provided to the first and second output ends, respectively. A third logic circuit for selectively outputting, a first power supply, and a first output terminal and a second output terminal, which are provided between the first logic source and the first and second output terminals, output 1 bit of the n-bit address data and its inverted signal. Accordingly, a fourth logic circuit selectively outputs a signal to the first and second output terminals. It is provided with a door. The gate circuit is composed of an AND circuit. The gate circuit is composed of an OR circuit.
【００１０】また、この発明は、第１の電源と第１のノ
ードの相互間に並列接続され、ｎビットのアドレスデー
タのうち、ｎ−１ビットのアドレスデータによって制御
される第１導電型の複数の第１のトランジスタと、前記
第１の電源と出力ノードとしての第２のノードの相互間
に接続され、前記ｎビットのアドレスデータのうちの１
ビットによって制御される第１導電型の第２のトランジ
スタと、前記第１のノードと出力ノードとしての第３の
ノードの相互間に接続され、前記ｎビットのアドレスデ
ータのうちの１ビットによって制御される第１導電型の
第３のトランジスタと、前記第１のノードと第２のノー
ドの相互間に接続され、前記ｎビットのアドレスデータ
のうちの反転された前記１ビットによって制御される第
１導電型の第４のトランジスタと、前記第１の電源と第
３のノードの相互間に接続され、前記ｎビットのアドレ
スデータのうちの前記反転された１ビットによって制御
される第１導電型の第５のトランジスタと、第４のノー
ドと第２の電源の相互間に直列接続され、前記ｎ−１ビ
ットのアドレスデータによって制御される第２導電型の
複数の第６のトランジスタと、前記第２のノードと第４
のノードの相互間に接続され、前記ｎビットのアドレス
データのうちの１ビットによって制御される第２導電型
の第７のトランジスタと、前記第３のノードと第４のノ
ードの相互間に接続され、前記ｎビットのアドレスデー
タのうちの前記反転された１ビットによって制御される
第２導電型の第８のトランジスタとを設けている。Further, according to the present invention, the first power source and the first node are connected in parallel with each other, and of the n-bit address data, the n-1 bit address data controls the first conductivity type. One of the n-bit address data is connected between a plurality of first transistors and the first power supply and a second node as an output node.
A second transistor of a first conductivity type controlled by a bit, and a second transistor connected between the first node and a third node as an output node, and controlled by one bit of the n-bit address data. A third transistor of the first conductivity type, which is connected between the first node and the second node, and is controlled by the inverted one bit of the n-bit address data. A fourth transistor of one conductivity type and a first conductivity type connected between the first power supply and the third node, and controlled by the inverted one bit of the n-bit address data. Of the sixth transistor of the second conductivity type, which are connected in series between the fifth transistor of No. 1 and the fourth node and the second power supply, and are controlled by the address data of n-1 bits. And register, the second node and the fourth
Second transistor of the second conductivity type, which is connected to each other of the n-bit address data and controlled by one bit of the n-bit address data, and to the third node and the fourth node. And an eighth transistor of the second conductivity type that is controlled by the inverted 1 bit of the n-bit address data.
【００１１】[0011]
【作用】すなわち、この発明は、ゲート回路を構成する
第１乃至第４の論理回路により、ｎビットのアドレスデ
ータ、およびこのｎビットのうちの１ビットを反転した
信号に応じて一対の相補的な信号を生成し、この信号を
ｎ個のアドレスデータのうちの１個のアドレスデータお
よびその反転信号によって選択し、ゲート回路の第１、
第２の出力端から出力している。したがって、このデコ
ード回路をメモリ回路に適用した場合、隣接するワード
線を１個のゲート回路によって選択することができるた
め、ゲート回路を構成する素子の数を減少することがで
き、パターンのサイズを縮小できる。That is, according to the present invention, by the first to fourth logic circuits constituting the gate circuit, a pair of complementary signals is generated in accordance with n-bit address data and a signal obtained by inverting one bit of the n bits. Of the n-number of address data and its inverted signal, and selects the first signal of the gate circuit,
The signal is output from the second output terminal. Therefore, when this decoding circuit is applied to a memory circuit, adjacent word lines can be selected by one gate circuit, so that the number of elements forming the gate circuit can be reduced and the pattern size can be reduced. Can be reduced.
【００１２】[0012]
【実施例】以下、この発明の一実施例について図面を参
照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１３】図４は、この発明のデコード回路を構成す
るアンド回路を示すものであり、このアンド回路７１に
よって、隣接するワード線Ｗ０、Ｗ１が選択されるよう
になっている。FIG. 4 shows an AND circuit which constitutes the decoding circuit of the present invention. The AND circuit 71 selects adjacent word lines W0 and W1.
【００１４】アンド回路７１において、電源ＶDDとノー
ドＡの相互間には、ＰＭＯＳトランジスタ７２、７３、
７４、７５が並列接続されている。これらＰＭＯＳトラ
ンジスタ７２〜７５のゲートには、ｎ個のアドレスデー
タ／Ａ０、／Ａ１、／Ａ２、／Ａ３、／Ａ４のうち、／
Ａ４、／Ａ３、／Ａ２、／Ａ１がそれぞれ供給されてい
る。また、電源ＶDDとノードＢの相互間には、ＰＭＯＳ
トランジスタ７６が接続され、前記ノードＡとノードＣ
の相互間には、ＰＭＯＳトランジスタ７７が接続されて
いる。これらＰＭＯＳトランジスタ７６、７７のゲート
には、アドレスデータ／Ａ０がそれぞれ供給されてい
る。さらに、前記ノードＡとノードＢの相互間には、Ｐ
ＭＯＳトランジスタ７８が接続され、電源ＶDDとノード
Ｃの相互間には、ＰＭＯＳトランジスタ７９が接続され
ている。これらＰＭＯＳトランジスタ７８、７９のゲー
トには、アドレスデータＡ０がそれぞれ供給されてい
る。In the AND circuit 71, PMOS transistors 72, 73, and 73 are provided between the power supply VDD and the node A.
74 and 75 are connected in parallel. At the gates of these PMOS transistors 72 to 75, / of n address data / A0, / A1, / A2, / A3, / A4
A4, / A3, / A2, / A1 are supplied respectively. In addition, a PMOS is connected between the power supply V DD and the node B.
The transistor 76 is connected to the node A and the node C.
A PMOS transistor 77 is connected between the two. Address data / A0 is supplied to the gates of the PMOS transistors 76 and 77, respectively. Further, between the node A and the node B, P
The MOS transistor 78 is connected, and the PMOS transistor 79 is connected between the power supply V DD and the node C. Address data A0 is supplied to the gates of the PMOS transistors 78 and 79, respectively.
【００１５】一方、ノードＤと電源ＶSS（接地電位）の
相互間には、ＮＭＯＳトランジスタ８０、８１、８２、
８３が直列接続されている。これらＮＭＯＳトランジス
タ８０、８１、８２、８３のゲートには前記アドレスデ
ータ／Ａ４、／Ａ３、／Ａ２、／Ａ１が供給されてい
る。また、前記ノードＢとノードＤの相互間にはＮＭＯ
Ｓトランジスタ８４が接続され、このＮＭＯＳトランジ
スタ８４のゲートにはアドレスデータ／Ａ０が供給され
ている。さらに、前記ノードＣとノードＤの相互間には
ＮＭＯＳトランジスタ８５が接続され、このＮＭＯＳト
ランジスタ８５のゲートにはアドレスデータＡ０が供給
されている。前記ノードＢはインバータ回路８６を介し
てワード線Ｗ０に接続され、ノードＣはインバータ回路
８７を介してワード線Ｗ１に接続されている。上記構成
において、動作について説明する。On the other hand, between the node D and the power supply V SS (ground potential), the NMOS transistors 80, 81, 82,
83 are connected in series. The gates of the NMOS transistors 80, 81, 82 and 83 are supplied with the address data / A4, / A3, / A2 and / A1. In addition, an NMO is provided between the node B and the node D.
The S transistor 84 is connected, and address data / A0 is supplied to the gate of the NMOS transistor 84. Further, an NMOS transistor 85 is connected between the node C and the node D, and address data A0 is supplied to the gate of the NMOS transistor 85. The node B is connected to the word line W0 via an inverter circuit 86, and the node C is connected to the word line W1 via an inverter circuit 87. The operation of the above configuration will be described.
【００１６】ｎ個のアドレスデータＡ０、Ａ１、Ａ２、
Ａ３、Ａ４＝“０、０、０、０、０”、すなわち／Ａ
０、／Ａ１、／Ａ２、／Ａ３、／Ａ４＝“１、１、１、
１、１”である場合、ＮＭＯＳＦＥＴトランジスタ８
０、８１、８２、８３、８４は全てオン状態、ＮＭＯＳ
ＦＥＴトランジスタ８５はオフ状態、ＰＭＯＳトランジ
スタ７２、７３、７４、７５、７６、７７はオフ状態、
ＰＭＯＳトランジスタ７８、７９はオン状態となる。し
たがって、ノードＢは“０”レベル、ノードＣは“１”
レベルとなり、インバータ回路８６の出力端は“１”レ
ベル、インバータ回路８７の出力端は“０”レベルとな
り、ワード線Ｗ０が選択される。N address data A0, A1, A2,
A3, A4 = “0,0,0,0,0”, that is, / A
0, / A1, / A2, / A3, / A4 = "1, 1, 1,
1, 1 ″, NMOSFET transistor 8
0, 81, 82, 83, 84 are all on, NMOS
FET transistor 85 is off, PMOS transistors 72, 73, 74, 75, 76, 77 are off,
The PMOS transistors 78 and 79 are turned on. Therefore, the node B is at "0" level and the node C is at "1".
The output terminal of the inverter circuit 86 becomes "1" level, the output terminal of the inverter circuit 87 becomes "0" level, and the word line W0 is selected.
【００１７】また、アドレスデータＡ０、Ａ１、Ａ２、
Ａ３、Ａ４＝“１、０、０、０、０”、すなわち／Ａ
０、／Ａ１、／Ａ２、／Ａ３、／Ａ４＝“０、１、１、
１、１”である場合、ＮＭＯＳＦＥＴトランジスタ８
０、８１、８２、８３、８５は全てオン状態、ＮＭＯＳ
ＦＥＴトランジスタ８４はオフ状態、ＰＭＯＳトランジ
スタ７２、７３、７４、７５、７８、７９はオフ状態、
ＰＭＯＳトランジスタ７６、７７はオン状態となる。し
たがって、ノードＢは“１”レベル、ノードＣは“０”
レベルとなり、インバータ回路８６の出力端は“０”レ
ベル、インバータ回路８７の出力端は“１”レベルとな
り、ワード線Ｗ１が選択される。The address data A0, A1, A2,
A3, A4 = “1, 0, 0, 0, 0”, that is, / A
0, / A1, / A2, / A3, / A4 = "0, 1, 1,
1, 1 ″, NMOSFET transistor 8
0, 81, 82, 83, 85 are all on, NMOS
The FET transistor 84 is off, the PMOS transistors 72, 73, 74, 75, 78 and 79 are off.
The PMOS transistors 76 and 77 are turned on. Therefore, the node B is at "1" level and the node C is at "0".
Then, the output terminal of the inverter circuit 86 becomes "0" level, the output terminal of the inverter circuit 87 becomes "1" level, and the word line W1 is selected.
【００１８】図５は、図４に示すアンド回路７１のパタ
ーン平面図を示すものであり、図４と同一部分には同一
符号を付す。この実施例の場合、従来に比べて素数を削
減することができるため、パターンのサイズを、図３に
示すパターンに比べて縮小できる。FIG. 5 is a pattern plan view of the AND circuit 71 shown in FIG. 4, and the same parts as those in FIG. 4 are designated by the same reference numerals. In the case of this embodiment, since the number of primes can be reduced as compared with the conventional case, the size of the pattern can be reduced as compared with the pattern shown in FIG.
【００１９】上記実施例によれば、ｎ個のアドレスデー
タが入力されるアンド回路の出力レベルを、ｎ個のアド
レスデータのうちの１個のアドレスデータおよびその反
転信号によって選択的に出力している。したがって、隣
接するワード線Ｗ０、Ｗ１を１個のアンド回路７１によ
って選択することができるため、アンド回路７１の素子
数を減少することができ、パターンのサイズを縮小でき
る。According to the above embodiment, the output level of the AND circuit to which n address data are input is selectively output by one address data of the n address data and its inverted signal. There is. Therefore, since the adjacent word lines W0 and W1 can be selected by one AND circuit 71, the number of elements of the AND circuit 71 can be reduced and the pattern size can be reduced.
【００２０】尚、上記実施例では、ローデコーダをＣＭ
ＯＳ構造のアンド回路によって構成したが、これに限定
されるものではなく、例えばローデコーダをＣＭＯＳ構
造のナンド回路、オア回路、ノア回路等のゲート回路に
よって構成することも可能である。この場合も、各ゲー
ト回路の出力レベルを、アドレスデータの最下位ビット
およびその反転信号によって選択することにより、前記
実施例と同様の効果を得ることができる。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。In the above embodiment, the row decoder is CM
Although the AND circuit having the OS structure is used, the present invention is not limited to this. For example, the row decoder can be composed of a gate circuit such as a NAND circuit, an OR circuit, a NOR circuit having a CMOS structure. In this case as well, by selecting the output level of each gate circuit according to the least significant bit of the address data and its inverted signal, the same effect as that of the above embodiment can be obtained. Of course, various modifications can be made without departing from the spirit of the invention.
【００２１】[0021]
【発明の効果】以上、詳述したようにこの発明によれ
ば、ゲート回路を構成する第１乃至第４の論理回路によ
り、ｎビットのアドレスデータ、およびこのｎビットの
うちの１ビットを反転した信号に応じて一対の相補的な
信号を生成し、この信号をｎ個のアドレスデータのうち
の１個のアドレスデータおよびその反転信号によって選
択し、ゲート回路の第１、第２の出力端から出力してい
るため、回路素子数を削減することができ、パターンサ
イズを微細化することが可能なデコード回路を提供でき
る。As described above in detail, according to the present invention, the first to fourth logic circuits forming the gate circuit invert the n-bit address data and one of the n bits. Generate a pair of complementary signals according to the selected signal, and select the signal by one of the n address data and its inverted signal, and output the first and second output terminals of the gate circuit. It is possible to provide a decoding circuit which can reduce the number of circuit elements and can reduce the pattern size.
【図１】半導体メモリの一例を示す回路構成図。FIG. 1 is a circuit configuration diagram showing an example of a semiconductor memory.
【図２】図２（ａ）（ｂ）はそれぞれ従来のデコード回
路の一部を示す回路図。FIG. 2A and FIG. 2B are circuit diagrams each showing a part of a conventional decoding circuit.
【図３】図２（ａ）（ｂ）に示すデコード回路のパター
ン平面図。FIG. 3 is a pattern plan view of the decoding circuit shown in FIGS.
【図４】この発明の一実施例を示すものであり、デコー
ド回路の一部を示す回路図。FIG. 4 is a circuit diagram showing a part of a decoding circuit according to the embodiment of the present invention.
【図５】図４に示すデコード回路のパターン平面図。5 is a pattern plan view of the decoding circuit shown in FIG.
７１…アンド回路、７２〜７９…ＰＭＯＳトランジス
タ、８０〜８５…ＮＭＯＳトランジスタ、／Ａ０〜／Ａ
４…アドレスデータ、８６、８７…インバータ回路。71 ... AND circuit, 72-79 ... PMOS transistor, 80-85 ... NMOS transistor, / A0- / A
4 ... Address data, 86, 87 ... Inverter circuit.
Claims (4)
され、ｎビットのアドレスデータ、およびこのｎビット
のうちの１ビットを反転した信号に応じて第１、第２の
出力端に選択的に出力信号を出力するゲート回路を有
し、このゲート回路は、 前記第１の電源と第１のノードの相互間に接続され、ｎ
ビットのアドレスデータのうち、ｎ−１ビットのアドレ
スデータに応じて、前記第１のノードに前記第１の電源
を接続する第１の論理回路と、 前記第２の電源と第２のノードの相互間に接続され、前
記ｎ−１ビットのアドレスデータに応じて、前記第２の
ノードに前記第２の電源を接続する第２の論理回路と、 前記第１のノードと前記第１、第２の出力端の相互間、
および前記第２のノードと前記第１、第２の出力端の相
互間に設けられ、前記ｎビットのアドレスデータのうち
の１ビットおよびその反転信号に応じて、前記第１、第
２のノードの信号を前記第１、第２の出力端に選択的に
出力する第３の論理回路と、 前記第１の電源と前記第１、第２の出力端の相互間に設
けられ、前記ｎビットのアドレスデータのうちの１ビッ
トおよびその反転信号に応じて、前記第１、第２の出力
端に選択的に信号を出力する第４の論理回路と、 を具備したことを特徴とするデコード回路。1. A first power supply and a second output which are connected between a first power supply and a second power supply and which respond to n-bit address data and a signal obtained by inverting one bit of the n bits. A gate circuit that selectively outputs an output signal is provided at an end, and the gate circuit is connected between the first power supply and the first node, and n
A first logic circuit that connects the first power supply to the first node according to n-1 bit address data of the bit address data; and a second power supply and a second node. A second logic circuit connected to each other and connecting the second power supply to the second node in accordance with the n-1 bit address data; Between the two output terminals,
And the first and second nodes, which are provided between the second node and the first and second output terminals, and which respond to one bit of the n-bit address data and its inverted signal. A third logic circuit that selectively outputs the signal of 1 to the first and second output terminals; and a nth bit provided between the first power supply and the first and second output terminals. A fourth logic circuit for selectively outputting a signal to the first and second output terminals in response to 1 bit of the address data and the inverted signal thereof. ..
ことを特徴とする請求項１記載のデコード回路。2. The decoding circuit according to claim 1, wherein the gate circuit comprises an AND circuit.
とを特徴とする請求項１記載のデコード回路。3. The decoding circuit according to claim 1, wherein the gate circuit is an OR circuit.
列接続され、ｎビットのアドレスデータのうち、ｎ−１
ビットのアドレスデータによって制御される第１導電型
の複数の第１のトランジスタと、 前記第１の電源と出力ノードとしての第２のノードの相
互間に接続され、前記ｎビットのアドレスデータのうち
の１ビットによって制御される第１導電型の第２のトラ
ンジスタと、 前記第１のノードと出力ノードとしての第３のノードの
相互間に接続され、前記ｎビットのアドレスデータのう
ちの１ビットによって制御される第１導電型の第３のト
ランジスタと、 前記第１のノードと第２のノードの相互間に接続され、
前記ｎビットのアドレスデータのうちの反転された前記
１ビットによって制御される第１導電型の第４のトラン
ジスタと、 前記第１の電源と第３のノードの相互間に接続され、前
記ｎビットのアドレスデータのうちの前記反転された１
ビットによって制御される第１導電型の第５のトランジ
スタと、 第４のノードと第２の電源の相互間に直列接続され、前
記ｎ−１ビットのアドレスデータによって制御される第
２導電型の複数の第６のトランジスタと、 前記第２のノードと第４のノードの相互間に接続され、
前記ｎビットのアドレスデータのうちの１ビットによっ
て制御される第２導電型の第７のトランジスタと、 前記第３のノードと第４のノードの相互間に接続され、
前記ｎビットのアドレスデータのうちの前記反転された
１ビットによって制御される第２導電型の第８のトラン
ジスタと、 を具備したことを特徴とするデコード回路。4. A first power supply and a first node are connected in parallel with each other, and n−1 of n-bit address data are connected.
A plurality of first conductivity type first transistors controlled by bit address data; and a first node connected between the first power supply and a second node serving as an output node. A second transistor of the first conductivity type controlled by 1 bit of the n-bit address data and a third transistor serving as an output node connected to the first node A third transistor of a first conductivity type controlled by: and a third transistor connected between the first node and a second node,
A fourth transistor of a first conductivity type controlled by the inverted one bit of the n-bit address data; and the n-bit connected between the first power supply and the third node. Of the address data of
A fifth transistor of a first conductivity type controlled by a bit, a fifth transistor of a second conductivity type connected in series between a fourth node and a second power supply, and controlled by the n-1 bit address data. A plurality of sixth transistors, connected between the second node and the fourth node,
A seventh transistor of a second conductivity type controlled by one bit of the n-bit address data, and connected between the third node and the fourth node,
An eighth transistor of a second conductivity type controlled by the inverted 1 bit of the n-bit address data, and a decoding circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34423991A JP3219816B2 (en) | 1991-12-26 | 1991-12-26 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34423991A JP3219816B2 (en) | 1991-12-26 | 1991-12-26 | Decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174577A true JPH05174577A (en) | 1993-07-13 |
| JP3219816B2 JP3219816B2 (en) | 2001-10-15 |
Family
ID=18367706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34423991A Expired - Fee Related JP3219816B2 (en) | 1991-12-26 | 1991-12-26 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219816B2 (en) |
-
1991
- 1991-12-26 JP JP34423991A patent/JP3219816B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3219816B2 (en) | 2001-10-15 |
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