JP2642154B2 - Electrostatic bonding jig - Google Patents

Electrostatic bonding jig

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JP2642154B2
JP2642154B2 JP19385588A JP19385588A JP2642154B2 JP 2642154 B2 JP2642154 B2 JP 2642154B2 JP 19385588 A JP19385588 A JP 19385588A JP 19385588 A JP19385588 A JP 19385588A JP 2642154 B2 JP2642154 B2 JP 2642154B2
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  • Lining Or Joining Of Plastics Or The Like (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は静電接合治具、特に主表面に電気的回路の形
成された半導体材料の機械的強度の向上及び取扱いの容
易化を図るために該半導体材料に絶縁体材料を静電的に
接着させる静電接合治具における電圧印加機構の改善に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an electrostatic bonding jig, in particular, for improving mechanical strength of a semiconductor material having an electric circuit formed on a main surface and facilitating handling. The present invention relates to an improvement in a voltage applying mechanism in an electrostatic bonding jig for electrostatically bonding an insulator material to the semiconductor material.

[従来の技術] 半導体材料に対し、熱膨脹係数の近接した高温で固体
電解質として作用する結晶化ガラス又はガラス等の絶縁
体材料を重ね合せて400℃前後に昇温加熱し、絶縁体材
料側を負として両材料の間に約1000Vの電圧を印加して
強固に接合する静電接合方法(特公昭53−28747号公
報)が周知であり、近年ではウェハ同士の静電接合など
も試行されている。
[Prior Art] An insulator material such as crystallized glass or glass which acts as a solid electrolyte at a high temperature close to the coefficient of thermal expansion is superimposed on a semiconductor material, and the temperature is raised to about 400 ° C. and heated, and the insulator material side is heated. An electrostatic bonding method of applying a voltage of about 1000 V between both materials as a negative and firmly bonding (Japanese Patent Publication No. 53-28747) is well known. In recent years, electrostatic bonding between wafers has been tried. I have.

第4図に従来方法に係る半導体ウェハと絶縁体ウェハ
とを静電接合するためのセッティング図を示す。
FIG. 4 shows a setting diagram for electrostatically bonding a semiconductor wafer and an insulator wafer according to the conventional method.

図において、主表面1aに不図示の電気回路が形成され
た半導体ウェハ1上に絶縁材としてガラスウェハ2が載
置されており、該両材料1および2はそれぞれ平滑仕上
げされた接合面1bおよび2bにて重ね合されている。
In the figure, a glass wafer 2 is placed as an insulating material on a semiconductor wafer 1 on which an electric circuit (not shown) is formed on a main surface 1a. Overlaid at 2b.

前記ガラスウェハ2の電圧印加面2a上にはさらに接合
治具3が載置されており、該接合治具3は電源4から印
加される負の電圧をガラスウェハ2の電圧印加面2a全体
にわたって均等に加えるためガラスウェハ電圧印加面2a
よりも大きな接合面3aを有している。
A bonding jig 3 is further placed on the voltage application surface 2 a of the glass wafer 2, and the bonding jig 3 applies a negative voltage applied from the power supply 4 to the entire voltage application surface 2 a of the glass wafer 2. Glass wafer voltage application surface 2a for even application
It has a larger joint surface 3a.

以上のごとくセッティングされた後、400℃前後にま
で前記両材料を加熱した状態で半導体ウェハ1の主表面
1aと接合治具3との間に電圧を印加することによって強
固な接合作用が得られることになる。
After being set as described above, the main surface of the semiconductor wafer 1 is heated in a state where the two materials are heated to about 400 ° C.
By applying a voltage between 1a and the joining jig 3, a strong joining action can be obtained.

[発明が解決しようとする課題] しかしながら、こうした従来の静電接合する方法を実
施した場合、接合サンプルの平面図を示した第5図
(A)より明らかなように接合不良域100が頻繁に発生
し、完成半導体製品の歩留りの悪化をもたらすという問
題があった。
[Problems to be Solved by the Invention] However, when such a conventional electrostatic bonding method is performed, as shown in FIG. 5 (A) showing a plan view of a bonded sample, a defective bonding area 100 frequently occurs. This causes a problem that the yield of finished semiconductor products is deteriorated.

同図(B)は接合サンプルの側断面を示し、接合不良
域100は接合界面における半導体ウェハ1の局部的な突
出として現れ、主表面1a側からも観察できることが理解
される。
FIG. 2B shows a side cross section of the bonded sample, and it is understood that the poorly bonded region 100 appears as a local protrusion of the semiconductor wafer 1 at the bonded interface and can be observed from the main surface 1a side.

こうした接合不良域100の発生状況につき本発明者ら
が調査したところによれば、前記第4図の従来機構を用
いる限り、200℃〜450℃の加熱温度でかつ電圧を絶縁破
壊域にまで昇圧させていれば何らかの形で接合不良域10
0が発生してしまうことが判明した。
According to the present inventors' investigation into the state of occurrence of such a bonding failure area 100, as long as the conventional mechanism shown in FIG. 4 is used, the heating temperature is increased from 200 ° C. to 450 ° C. and the voltage is increased to the dielectric breakdown area. If it is allowed to somehow, the poor connection area 10
It turns out that 0 occurs.

なお通常、半導体ウェハには熱拡散や蒸着技術により
複数の電気的回路が形成されているため、450℃を超え
る温度と絶縁破壊域に達する電圧を長時間印加して接合
することは製造される半導体製品の特性および信頼性劣
化をもたらし、また半導体製品の低コスト化の面からも
好適とはいえない。
Usually, since a plurality of electric circuits are formed on a semiconductor wafer by thermal diffusion or vapor deposition technology, it is manufactured to apply a temperature exceeding 450 ° C. and a voltage reaching a dielectric breakdown region for a long time to perform bonding. It is not preferable from the viewpoint of deteriorating the characteristics and reliability of the semiconductor product and reducing the cost of the semiconductor product.

接合不良域100の生成過程を第6図を参照しつつ説明
する。
The process of forming the poor connection region 100 will be described with reference to FIG.

同図(A)は電圧印加前の半導体ウェハ1とガラスウ
ェハ2との接合部断面を部分的に示し、両材料1および
2の接合面1bおよび2bは全体として少なくとも3個以上
の接触点C1で接している。
FIG. 3A shows a partial cross section of the bonding portion between the semiconductor wafer 1 and the glass wafer 2 before voltage application, and the bonding surfaces 1b and 2b of the materials 1 and 2 as a whole have at least three or more contact points C1. In contact.

次にこうした状態から電源4により半導体ウェハ1と
接合治具3との間に電圧を印加すると、接合面1bおよび
2b間全面にわたって瞬時に静電力が作用し、同図(B)
のごとく接触点C1を起点として静電接合作用が進行し、
これによって生ずる新たな接触点C2から更に接合作用が
展開し、こうして次々と新しい接触点から静電接合が進
んでいく。
Next, when a voltage is applied between the semiconductor wafer 1 and the bonding jig 3 by the power supply 4 from such a state, the bonding surfaces 1b and
The electrostatic force acts instantaneously over the entire area between 2b and (B) in the same figure.
The electrostatic bonding action proceeds from the contact point C1 as a starting point,
The joining action further develops from the new contact point C2 generated by this, and thus the electrostatic joining proceeds from the new contact point one after another.

ところが、前記接触点C1−C2間の距離は半導体ウェハ
1側とガラスウェハ2側とで異なることなどから、静電
接合作用終了時に同図(C)に示すごとく剛性の低い半
導体ウェハ1側に局部的な突状の歪みとして、また場合
によっては半導体ウェハ1の亀裂として観察される接合
不良域100が生じてしまう。また、接触点C1およびC2が
生じてしまう。また、接触点C1およびC2が接合面1bおよ
び2bのより周縁部に存在する場合、接合不良域100は接
合面の中央部に極めて大きな面積で形成されてしまうこ
とともなう。
However, since the distance between the contact points C1 and C2 is different between the semiconductor wafer 1 side and the glass wafer 2 side, when the electrostatic bonding operation is completed, as shown in FIG. A defective bonding area 100 is observed, which is observed as local projection distortion and, in some cases, as a crack in the semiconductor wafer 1. In addition, contact points C1 and C2 occur. Further, when the contact points C1 and C2 are present at the peripheral edges of the joint surfaces 1b and 2b, the poor joint area 100 is formed with an extremely large area at the center of the joint surface.

他方、簡単な観察によって検知し得ないような小さな
接合不良域が点在した場合にはこうした微小不領域は検
査工程においても看過され易く、製造・市販される半導
体製品の信頼性が著しく損われてしまう。
On the other hand, if there are small junction failure areas that cannot be detected by simple observation, these small non-areas are easily overlooked even in the inspection process, and the reliability of manufactured and marketed semiconductor products is significantly impaired. Would.

なお、本発明者らの調査結果によると、前記接合不良
域100の発生は接合するウェハの口径増大に比例して顕
著となること、および該接合不良域の有無判断を特開昭
58−1489495号公報に開示された静電接合の際に流れる
電流のモニタ図の良否から検知することは極めて困難で
あることが判明した。
According to the investigation results of the present inventors, the occurrence of the defective bonding area 100 becomes remarkable in proportion to the increase in the diameter of the wafer to be bonded, and the judgment of the presence or absence of the defective bonding area is disclosed in Japanese Unexamined Patent Application, First Publication No. H10-157572.
It has been found that it is extremely difficult to detect a current flowing at the time of electrostatic bonding disclosed in JP-A-58-1489495 based on the quality of a monitor diagram.

発明の目的 本発明は上記従来の課題に鑑みなされたものであり、
その目的は半導体材料と絶縁体材料との静電接合の際に
おける接合不良域の発生を最小限に抑制し、製造される
半導体完成品の信頼性を向上させるとともに低コスト化
を実現可能な新規な静電接合治具を提供することにあ
る。
Object of the invention The present invention has been made in view of the above conventional problems,
The objective is to minimize the occurrence of defective bonding areas in the case of electrostatic bonding between semiconductor materials and insulator materials, to improve the reliability of completed semiconductor products and to reduce costs. It is to provide a simple electrostatic bonding jig.

[背景技術] 接合不良域の発生は、前記第4図に示すごとくガラス
ウェハの電圧印加面2aよりも大きな面積を有する接合治
具3を載置して電圧印加が行われるために半導体ウェハ
1の接合面1aとガラスウェハ2の接合面2aとの間におい
てその全域にわたってほぼ瞬時に静電力が作用してしま
い、この結果前記両材料の接合面における静電接合が不
規則に進行することに起因している。
[Background Art] The occurrence of a defective bonding area is caused by placing a bonding jig 3 having an area larger than a voltage application surface 2a of a glass wafer as shown in FIG. Electrostatic force acts almost instantaneously over the entire area between the bonding surface 1a of the glass wafer 2 and the bonding surface 2a of the glass wafer 2, and as a result, the electrostatic bonding at the bonding surface of the two materials proceeds irregularly. Is due.

半導体ウェハ1とガラスウェハ2とは一応重ね合せ状
態にあるとはいえ、他の半導体ウェハ1上にガラスウェ
ハ2を単純に載置しただけであるからその接合面1bと2b
とは全面にわたって完全密着しているわけではない。こ
うした状態のままでその全域にわたって瞬間的な電圧印
加がなされれば必然的に接合状態のばらつきが生じてし
まう。
Although the semiconductor wafer 1 and the glass wafer 2 are in a state of being overlapped for the time being, the bonding surfaces 1b and 2b are merely placed on the glass wafer 2 on another semiconductor wafer 1.
Is not completely adhered to the entire surface. If an instantaneous voltage is applied over the entire area in such a state, the joining state inevitably varies.

そこで、本発明では接合作用面から最も重要な極めて
狭い部位を電圧印加の起点とし、そこを確実に押えてか
ら徐々にその末端に向けて静電接合作用を広げていけば
こうした接合不良は最小限に抑制できることを見出し
た。すなわち、電圧印加における静電力がガラスウェハ
2の中央部から周縁部に規則的に進行させるという構成
をとった。少なくとも電圧印加開始時には中央部のみに
静電力を作用させ、その後の時間の経過と共に徐々に周
縁部に拡大させることによって接合不良域の生成を確実
に抑制できるということに着眼したものである。
Therefore, in the present invention, such a bonding failure is minimized if the most important and extremely narrow part from the bonding operation surface is set as the starting point of voltage application, and if the electrostatic bonding operation is gradually spread toward the end after being securely pressed, the bonding failure is minimized. It was found that it can be suppressed to the limit. That is, a configuration is adopted in which the electrostatic force upon application of the voltage is made to progress regularly from the center of the glass wafer 2 to the periphery. At least at the start of voltage application, an electrostatic force is applied only to the central portion, and gradually expands to the peripheral portion with the passage of time thereafter.

この発案の効果を確認すべく、本発明者らはまず前記
第4図に係る接合治具3を改良して電圧印加開始時には
半導体ウェハ1とガラスウェハ2との接合面中央部のみ
に静電力が作用すなわちガラスウェハ2の電圧印加面2
b、中央部のみに接する面積の小さな接合治具を用い、
静電接合が中央部から周縁部に向けて実際に進行してい
く事実を次のような実験により把握した。
In order to confirm the effect of this invention, the present inventors first improved the bonding jig 3 shown in FIG. 4 and, at the start of voltage application, applied an electrostatic force only to the center of the bonding surface between the semiconductor wafer 1 and the glass wafer 2. Works, that is, the voltage application surface 2 of the glass wafer 2
b, using a small joining jig that touches only the center,
The fact that the electrostatic bonding actually proceeds from the center to the periphery was grasped by the following experiment.

第7図にそのセッティング図を示し、半導体ウェハ1
とガラスウェハ2とを温度360℃、電圧800Vで静電接合
させるというものである。
FIG. 7 shows a setting diagram of the semiconductor wafer 1.
And the glass wafer 2 are electrostatically bonded at a temperature of 360 ° C. and a voltage of 800 V.

ここで、上記着眼点に基づきガラスウェハ2の電圧印
加面2aに電源4からの電圧を印加するための静電接合治
具5は、図より明らかなようにそのガラスウェハ2への
当接面5aが約4mm2程度の極めて細い円柱状に形成されて
おり、この静電接合治具5がガラスウェハ2の電圧印加
面2a中央部に載置されている。なお、この静電接合治具
5はステンレス材からなり、また半導体ウェハ1は口径
76.2mm(3インチ)、厚さ450μmのN導電型のシリコ
ンが用いられている。
Here, the electrostatic bonding jig 5 for applying the voltage from the power supply 4 to the voltage application surface 2a of the glass wafer 2 based on the above-mentioned point of view, as shown in FIG. 5a is formed in a very thin columnar shape of about 4 mm 2 , and the electrostatic bonding jig 5 is placed at the center of the voltage application surface 2a of the glass wafer 2. The electrostatic bonding jig 5 is made of stainless steel, and the semiconductor wafer 1 has a diameter of
N-conductivity type silicon having a thickness of 76.2 mm (3 inches) and a thickness of 450 μm is used.

この状態から電源4により接合治具5を介してガラス
ウェハ2の電圧印加面2aに約5分間電圧を印加したとこ
ろ、半導体ウェハ1とガラスウェハ2との接合面1bおよ
び2bは接合治具5の当接位置に対応する中央域において
接合不良域が生じることなく極めて良好に静電接合され
ていることを確認した。そして、更に電圧印加時間を延
長することにより周縁部に近いところまで問題なく所望
の接合がなされることを見出した。
From this state, when a voltage is applied to the voltage application surface 2a of the glass wafer 2 for about 5 minutes by the power supply 4 via the bonding jig 5, the bonding surfaces 1b and 2b of the semiconductor wafer 1 and the glass wafer 2 are joined. It was confirmed that very good electrostatic bonding was achieved without the occurrence of a defective bonding region in the central region corresponding to the contact position. Further, it has been found that by further extending the voltage application time, a desired junction can be formed without any problem up to a portion near the peripheral portion.

ところが、この方法においては接合治具5の径が極め
て小さいために、これらの中央部に載置しただけではそ
の周縁部に向うに従って静電接合作用は弱小化する傾向
が必然的に生じ、完全に両部材1および2の接合面1bお
よび2b周縁部にまで良好な接合作用を持続進行させるこ
とは不可能である。
However, in this method, since the diameter of the joining jig 5 is extremely small, the electrostatic joining action tends to be weakened toward the peripheral edge of the jig just by placing the jig on the center thereof. In addition, it is impossible to continuously advance a good joining action to the joining surfaces 1b and 2b of the two members 1 and 2.

また、半導体ウェハとガラスウェハとの口径がより大
きな場合などでは中央部に置かれた狭小接合治具からの
静電接合作用が周端部にまで伝播して接合作用が完了す
るまでの時間が長びき、迅速に周縁部までの静電接合を
終了させることが困難になるという問題がある。
In addition, when the diameter of the semiconductor wafer and the glass wafer is larger, the time required for the electrostatic bonding action from the narrow bonding jig placed at the center to propagate to the peripheral edge and complete the bonding action. There is a problem that it is difficult to end electrostatic bonding to the peripheral portion quickly and long.

なお、この第7図に係る装置の課題を考慮した時、接
合治具5の接触面5aの面積を大きくすることで静電接合
に費す時間を多少短縮でき、中央部から周縁部に至る接
合作用を良好に遂行し得るのではないかとの推測も可能
である。しかしながら、前記接合面5aの外接円の径が30
mm程度を超えると逆に該接合治具の中央部に小さな接合
不良域が生じ易くなるため適当ではない。
In consideration of the problem of the apparatus shown in FIG. 7, the time required for electrostatic bonding can be reduced somewhat by increasing the area of the contact surface 5a of the bonding jig 5, and the distance from the central part to the peripheral part can be reduced. It is possible to presume that the bonding operation can be performed well. However, the diameter of the circumscribed circle of the joining surface 5a is 30
If it exceeds about mm, on the contrary, a small defective bonding area is likely to be generated at the center of the bonding jig, which is not appropriate.

以上のような実験結果に鑑み本発明者らは半導体ウェ
ハとガラスウェハとの静電接合を接合不良域の発生を確
実に排除しつつ短時間で必ず中央部から周縁部に向かっ
て進行完了させるという課題を念頭におき、次述の如く
して絶縁体ウェハの電圧印加面と接する部分の面積が時
間の経過に伴って中央部から周縁部へと拡大させる構成
とし、そのための作動機構を備えた2つの型式の静電接
合治具を発案したものである。
In view of the above experimental results, the inventors of the present invention complete the electrostatic bonding of the semiconductor wafer and the glass wafer from the center to the periphery in a short time without fail while reliably preventing the occurrence of a defective bonding area. With the problem described above in mind, as described below, the area of the portion in contact with the voltage application surface of the insulator wafer is expanded from the center to the periphery with the passage of time, and an operating mechanism is provided for that purpose. Invented two types of electrostatic bonding jigs.

[課題を解決するための手段] 上記目的を達成するために本発明は、絶縁体ウェハの
電圧印加面に対する電圧印加をその中央部に所定の小径
をもって開始し、時間の経過と共に該中央部から周縁部
に向けて拡大としたことにある。
Means for Solving the Problems In order to achieve the above object, the present invention provides a method of starting voltage application to a voltage application surface of an insulating wafer with a predetermined small diameter at a central portion thereof, and from the central portion with the passage of time. That is, it is enlarged toward the periphery.

本願請求項(1)に記載の発明に係る静電接合治具
は、半導体ウェハ上に載置された絶縁体ウェハに対して
電圧を印加し、両者を静電接合させるための静電接合治
具において、 前記絶縁体ウェハの電圧印加面中央部に対向して近接
配置される中央部電極と、 前記中央部電極を包囲するようリング状に形成された
少なくとも一個の周縁部電極と、 絶縁体ウェハに対する電圧印加の際に時間の経過に伴
なって該絶縁体ウェハの電圧印加面への当接電極を中央
部電極から周縁部電極へと移行切替する電極駆動機構
と、を含むことを特徴とする。
An electrostatic bonding jig according to the invention of claim 1 of the present application applies an electric voltage to an insulator wafer placed on a semiconductor wafer and electrostatically bonds the two to each other. A central electrode disposed in close proximity to a central portion of a voltage application surface of the insulator wafer; at least one peripheral electrode formed in a ring shape so as to surround the central electrode; An electrode drive mechanism for switching the contact electrode on the voltage application surface of the insulator wafer from the central electrode to the peripheral electrode with the passage of time when applying voltage to the wafer. And

また、請求項(2)に記載の発明に係る静電接合治具
は、半導体ウェハ上に載置された絶縁体ウェハに対して
電圧を印加し、両者を静電接合させるための静電接合治
具において、 電圧印加時に生じる静電力により前記絶縁体ウェハの
電圧印加面に吸引接触することのない間隙をもって該絶
縁体ウェハ上方に保持された金属性ダイヤフラムと、 電圧印加の際に前記ダイヤフラムが絶縁体ウェハの電
圧印加面に当接する領域を時間の経過に伴なってその中
央部から周縁部へと拡大していくようダイヤフラムを加
圧するための圧力調整手段と、を含むことを特徴とす
る。
According to a second aspect of the present invention, there is provided an electrostatic bonding jig for applying a voltage to an insulator wafer mounted on a semiconductor wafer and electrostatically bonding the two. In the jig, a metallic diaphragm held above the insulator wafer with a gap that does not attract and contact the voltage application surface of the insulator wafer due to an electrostatic force generated when a voltage is applied; Pressure adjusting means for pressurizing the diaphragm so that the area in contact with the voltage application surface of the insulator wafer expands from the central part to the peripheral part over time with the passage of time. .

以下、その具体的な詳細構成を説明する。 Hereinafter, the specific detailed configuration will be described.

本願請求項(1)記載の発明に係る静電接合治具は、
絶縁体ウェハの電圧印加面中央に載置される中央部電極
と、該中央電極を取り巻くリング状に形成された導電材
からなる少なくとも1の周縁部電極とからなり、更に電
圧印加に際して時間の経過と共に絶縁体ウェハの電圧印
加面への当接電極を中央部電極から周縁部電極へと移行
切替するための電極駆動機構を含む。
The electrostatic bonding jig according to the invention described in claim 1 of the present application is:
A central electrode placed at the center of the voltage application surface of the insulating wafer, and at least one peripheral electrode made of a conductive material formed in a ring shape surrounding the central electrode, and a lapse of time when voltage is applied In addition, an electrode driving mechanism for switching the contact electrode on the voltage application surface of the insulator wafer from the central electrode to the peripheral electrode is included.

そして、電圧印加に際しては前述のごとくまず前記中
央部電極のみが絶縁体ウェハの電圧印加面に当接操作さ
れ、その後時間の経過と共により外側の周縁部電極を絶
縁体ウェハの電圧印加面に接触させていく。このとき、
接合不良域の発生を防ぐためには中央から周縁という電
極の操作方向は守らなければならないが、より外側の周
縁部電極が接触操作された時にはその内側にある電極は
必ずしも絶縁体ウェハと接触させておく必要はない。
Then, when applying a voltage, only the central electrode is first brought into contact with the voltage application surface of the insulator wafer as described above, and then with time, the outer peripheral electrode is brought into contact with the voltage application surface of the insulator wafer. Let me do it. At this time,
In order to prevent the occurrence of poor bonding areas, the operation direction of the electrode from the center to the periphery must be observed, but when the outer peripheral electrode is operated in contact, the electrode inside the outer peripheral electrode must always contact the insulator wafer. You don't have to.

また、上記各電極を切替駆動操作する駆動機構として
は機械的または電気的いずれの手段をも使用可能であ
る。
Further, as a driving mechanism for switching and operating each of the electrodes, any of mechanical and electrical means can be used.

次に、請求項(2)に記載の発明に係る静電接合治具
は、上記第1型式のように複数個の独立駆動される電極
ではなく、電圧印加によりその撓み量が増加して絶縁体
ウェハの電圧印加面への接触領域が中央部から周縁部へ
と拡大していくような可撓性金属材料からなる単一のダ
イヤフラムを用いる。
Next, the electrostatic bonding jig according to the invention of claim (2) is not a plurality of independently driven electrodes as in the first type, but the amount of bending thereof is increased by applying a voltage and the insulation is increased. A single diaphragm made of a flexible metal material is used so that the contact area of the body wafer to the voltage application surface expands from the center to the periphery.

このダイヤフラムは電圧印加時に絶縁体ウェハとの間
に発生する静電引力によって絶縁体ウェハに接してしま
うことのない所定間隙を介して保持されている。
The diaphragm is held through a predetermined gap that does not come into contact with the insulator wafer due to electrostatic attraction generated between the diaphragm and the insulator wafer when a voltage is applied.

そして、本型式の発明においてもダイアフラムに圧力
を印加するための手段が設けられ、これによって電圧印
加開始時には前記ダイアフラムが絶縁体ウェハの電圧印
加面中央部に所定の狭小面積をもって接するように所定
の圧力をダイアフラムに加え、時間の経過と共にダイア
フラムと電圧印加面との接触面積を中央部から周縁部に
向けて拡大させてゆくことができる。
Means for applying pressure to the diaphragm is also provided in the invention of this type, so that at the time of starting voltage application, the diaphragm comes into contact with the central portion of the voltage application surface of the insulating wafer with a predetermined small area so that the diaphragm comes into contact with the voltage application surface. Pressure is applied to the diaphragm, and the contact area between the diaphragm and the voltage application surface can be increased from the center toward the periphery with the passage of time.

[作用] 以上のごとく構成される本発明によれば、電圧印加の
際に中央電極またはダイヤフラムの中央部分のみが絶縁
体ウェハの電圧印加に所定の狭小な外接円の径をもって
接しているに過ぎない。したがって、接合面に作用する
静電力はほぼ中央部に集中し、静電接合される領域は中
央部から徐々に周縁部に向って進行していく。しかし、
接合面の中央部には電界が作用しないため、静電接合が
周縁部に向って進行する速度は律速されていくことにな
る。
[Operation] According to the present invention configured as described above, only the center electrode or the center portion of the diaphragm is in contact with the voltage application to the insulator wafer with a predetermined narrow circumscribed circle diameter when the voltage is applied. Absent. Therefore, the electrostatic force acting on the bonding surface is substantially concentrated at the central portion, and the region to be electrostatically bonded gradually advances from the central portion toward the peripheral portion. But,
Since the electric field does not act on the central part of the joining surface, the speed at which the electrostatic joining proceeds toward the peripheral part is limited.

そして、本願請求項(1)記載の発明によれば、中央
部電極の外側にある周縁部電極が電圧印加面と接するこ
とにより、また請求項(2)記載の発明においては、ダ
イヤフラムに加える圧力を増し電圧印加面と接するダイ
ヤフラムの面積を増大させることにより静電接合のなさ
れる領域の周縁部への進行が再び増長される。
According to the invention described in claim 1 of the present application, the peripheral electrode located outside the center electrode contacts the voltage application surface, and in the invention described in claim 2, the pressure applied to the diaphragm is increased. By increasing the area of the diaphragm in contact with the voltage application surface, the progress of the region where the electrostatic bonding is performed to the peripheral portion is increased again.

そして、更に時間が経過するに伴って第1型式の発明
においては更に外側の周縁部電極を電圧印加面と接する
ようにし、また第2型式の発明においては更にダイヤフ
ラムに加える圧力を増して電圧印加面と接するダイヤフ
ラム面積をより拡大させていくことで接合不領域を生じ
させることなく良好な静電接合領域を周縁部にまで一通
り完遂させることができる。
Further, as time passes, in the first type of the invention, the outer peripheral edge electrode is brought into contact with the voltage application surface, and in the second type of the invention, the pressure applied to the diaphragm is further increased to increase the voltage application. By further increasing the area of the diaphragm in contact with the surface, it is possible to complete a good electrostatic bonding region all the way to the periphery without causing a bonding non-region.

なお、静電接合が一通り周縁部にまで至ったと判断さ
れれば、製造される半導体製品の特性に悪影響を及ぼさ
ない範囲で電圧を上げてより信頼性の高い静電接合を得
るようにしてもよいことはいうまでもない。
If it is determined that the electrostatic bonding has reached the peripheral portion, the voltage is increased within a range that does not adversely affect the characteristics of the manufactured semiconductor product so that a more reliable electrostatic bonding is obtained. Needless to say, it is good.

[発明の効果] 以上説明したように本発明によれば、半導体ウェハに
静電接合をされる絶縁体ウェハの電圧印加面に対する接
触領域が電圧印加開始時間の経過に伴って中央部から周
縁部に向けて拡大させていく構成としたので、半導体ウ
ェハと絶縁体ウェハとの接合界面における気泡状あるい
は半導体ウェハの局部的な凸部あるいは亀裂などとして
観察される接合不領域の発生は最小限に抑制され、極め
て信頼性の高い半導体製品を得ることができる。
[Effects of the Invention] As described above, according to the present invention, the contact area of the insulator wafer that is electrostatically bonded to the semiconductor wafer with respect to the voltage application surface changes from the central portion to the peripheral portion as the voltage application start time elapses. To minimize the occurrence of bonding non-regions that are observed as bubbles or local protrusions or cracks at the bonding interface between the semiconductor wafer and the insulator wafer. Suppressed and extremely reliable semiconductor products can be obtained.

さらに、半導体ウェハと絶縁体ウェハとの静電接合に
費やす時間も、従来方法のようにただ受動的に周縁部に
広がるのを待つというものではないために大幅に短縮で
き、製造される半導体製品のコストに影響を及ぼすこと
もない。
In addition, the time spent for electrostatic bonding between the semiconductor wafer and the insulator wafer can be significantly reduced because it is not merely waiting for the peripheral edge to be passively spread as in the conventional method. It does not affect the cost.

[実施例] 以下、図面に基づき本発明の好適な実施例を説明す
る。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

第1図は本発明の第1型式に係る静電接合治具を用い
て半導体ウェハと絶縁材であるガラスウェハとを静電接
合する際における電圧印加開始前のセッティング状態を
示し、同図(A)は正面図、第(B)はそのI−I′断
面である。
FIG. 1 shows a setting state before the start of voltage application when electrostatically bonding a semiconductor wafer and a glass wafer as an insulating material using the electrostatic bonding jig according to the first type of the present invention. (A) is a front view, and (B) is a II-I section thereof.

図において、ステンレス材料からなる正の電極板30上
に該電極板30と電気的接続をなすようシリコンウェハ10
が載置されている。口径が76.2mm(3インチ)、厚さが
450μmのN伝導型シリコンウェハ10はその主表面10a上
に複数個形成された不図示の電気回路を含む。
In the figure, a silicon wafer 10 is formed on a positive electrode plate 30 made of a stainless material so as to make electrical connection with the electrode plate 30.
Is placed. The caliber is 76.2mm (3 inches) and the thickness is
The 450 μm N-conductivity type silicon wafer 10 includes a plurality of electric circuits (not shown) formed on the main surface 10a.

他方、口径が約76.2mm、厚さが1mmのパイレックスガ
ラスウェハ20はその接合面20bが前記シリコンウェハ10
の接合面10bと重合するよう載置されている。
On the other hand, a Pyrex glass wafer 20 having a diameter of about 76.2 mm and a thickness of 1 mm has a bonding surface 20b on the silicon wafer 10
Is mounted so as to overlap with the bonding surface 10b.

本実施例において特徴的なことは、上記のごとくセッ
トされた被接合材料への電圧印加を同心円状に配設され
た複数の電極の切替駆動によって電圧印加面の中央部か
ら周縁部へと時間の経過と共に電圧印加領域を拡大させ
ていく構成にある。
What is characteristic in the present embodiment is that the voltage application to the material to be joined set as described above is performed by switching the plurality of electrodes arranged concentrically from the central part to the peripheral part of the voltage application surface. The configuration is such that the voltage application area is expanded as time elapses.

すなわち、前記重合されたシリコンウェハ10およびパ
イレックスガラスウェハ20上方には直径10mmの円柱状中
央部電極31、該中央部電極を取り巻くようリング状に形
成された第1周円部電極32および該第1周円部電極32の
さらに外側に形成された第2周円部電極33からなる三段
構成の同心円状電極部が配設されている。前記3個の各
電極はいずれもステンレス材が用いられ、この第1およ
び周縁部電極には該3個の電極に電源50から負の電圧を
供給する耐熱リード線31c〜33cを接続するための孔部32
sおよび33sが形成されている。
That is, a cylindrical central electrode 31 having a diameter of 10 mm, a first circular electrode 32 formed in a ring shape surrounding the central electrode, and the second circular electrode 32 are formed above the polymerized silicon wafer 10 and the Pyrex glass wafer 20. A three-stage concentric electrode portion composed of a second circular electrode 33 formed further outside the one circular electrode 32 is provided. Each of the three electrodes is made of stainless steel, and the first and peripheral electrodes are used to connect heat-resistant leads 31c to 33c for supplying a negative voltage from a power supply 50 to the three electrodes. Hole 32
s and 33s are formed.

前記3個の同心状電極31〜33の中央部にはそれぞれの
電極と係合するつば部301〜303が形成された単一の軸80
が貫設されている。
A single shaft 80 having flanges 301-303 formed in engagement with the respective electrodes is formed at the center of the three concentric electrodes 31-33.
Is pierced.

軸80の上方部にはねじ歯車88が切られており、またそ
の上端部はコイルバネ201を介して支持板200に弾力固定
されている。
A screw gear 88 is cut above the shaft 80, and the upper end thereof is elastically fixed to a support plate 200 via a coil spring 201.

前記軸80のねじ歯車88側方でレバー90にて操作される
歯車89が噛合する。レバー90を図の矢印方向に操作する
と歯車89が反時計方向に回転して軸80を下方に移動さ
せ、操作量に応じて各つば部301〜303と係合する中央部
電極31〜33がパイレックスガラスウェハ20の電圧印加面
20aと当接されることになる。また、レバー90を逆方向
に操作すれば同様にその操作量に応じて各電極31〜33が
上方に移動することになる。
A gear 89 operated by a lever 90 meshes with a side of the screw gear 88 of the shaft 80. When the lever 90 is operated in the direction of the arrow in the figure, the gear 89 rotates counterclockwise to move the shaft 80 downward, and the central electrodes 31 to 33 that engage with the respective flange portions 301 to 303 according to the operation amount are moved. Voltage application surface of Pyrex glass wafer 20
It will be in contact with 20a. When the lever 90 is operated in the reverse direction, the respective electrodes 31 to 33 are similarly moved upward according to the operation amount.

次に動作を説明する。 Next, the operation will be described.

まず、電圧印加開始時は既述の理由から中央部電極31
のみをパイレックスガラスウェハ20の電圧印加面20aに
当接させるのであるが、これはレバー90を図の矢印方向
に所定量移動操作することによって軸80が下方に移動
し、それまで該軸80のつば部301によって電圧印加面20a
から非接触状態に保持されていた中央部電極31が鉛直方
向に低下移動し、つば部301による保持から外れて図の
ように電圧印加面20a上に載置する形になる。
First, at the start of voltage application, the center electrode 31
Only the contact is made to contact the voltage application surface 20a of the Pyrex glass wafer 20, but this is achieved by moving the lever 90 in the direction indicated by the arrow in the figure by a predetermined amount, whereby the shaft 80 moves downward. The voltage application surface 20a is formed by the collar 301.
The central electrode 31 held in a non-contact state moves downward in the vertical direction, comes out of the holding by the flange portion 301, and is placed on the voltage applying surface 20a as shown in the figure.

この結果、電源50より約1000Vの電圧が中央部電極31
からパイレックスガラスウェハの電圧印加面20aに供給
され、シリコンウェハ10とパイレックスガラスウェハ20
とはその中央部から静電接合がなされ、徐々に周縁部に
向けて進む。なお、この時第1周縁部電極32と第2周縁
部電極33とはそれぞれ軸80のつば部302および303にて電
圧印加面20aに接することなきよう保持されている。
As a result, a voltage of about 1000 V from the power supply 50 is applied to the central electrode 31.
Is supplied to the voltage application surface 20a of the Pyrex glass wafer from the silicon wafer 10 and the Pyrex glass wafer 20.
Means that electrostatic bonding is performed from the center and gradually proceeds toward the periphery. At this time, the first peripheral electrode 32 and the second peripheral electrode 33 are held by the flanges 302 and 303 of the shaft 80 so as not to contact the voltage applying surface 20a.

そして、約1分間が経過すると接合不良域は中央部電
極31の面31aよりもかなり大きくなっている。この状態
から再びレバー90を同方向に操作し、軸80をより下方に
移動させることによって第1周縁部電極32を電圧印加面
20aに接触させて、静電力の作用する領域を広げ、さら
に接合領域を拡大していく。このときも第2周縁部電極
33はつば部303にて保持されており、電圧印加面20aとは
非接触状態にある。
After about one minute has passed, the poor bonding area has become considerably larger than the surface 31a of the central electrode 31. From this state, the lever 90 is again operated in the same direction, and the shaft 80 is moved further downward, so that the first peripheral electrode 32 is applied to the voltage application surface.
By contacting 20a, the area where the electrostatic force acts is expanded, and the bonding area is further expanded. Also at this time, the second peripheral portion electrode
33 is held by the collar 303 and is in a non-contact state with the voltage application surface 20a.

さらに約1分間経過後、接合領域は接合不良域を発生
することなくほぼ周縁部近傍にまで進行している。そし
て、更にレバー90を操作して軸80を下方に移動させ、第
2周円部電極33の面33aを電圧印加面24に接触させるこ
とにより静電接合作用は完全に両材料の接合面周端部に
まで行き渡り、電圧印加開始から約3分以内に滞りなく
静電接合が終了することになる。
After a lapse of about one minute, the bonding region has advanced to almost the vicinity of the peripheral edge without generating a defective bonding region. Then, the lever 90 is further operated to move the shaft 80 downward, and the surface 33a of the second circular electrode 33 is brought into contact with the voltage application surface 24, whereby the electrostatic bonding operation is completely performed around the bonding surface of both materials. Electrostatic bonding is completed without delay within about 3 minutes from the start of voltage application to the end portion.

なお、本実施例では電極駆動機構として歯車を用いた
機械的方法を示したが、同様の作用を果すものであれば
他の機械的方法あるいは電気的方法も使用可能であるこ
とはいうまでもない。
In the present embodiment, a mechanical method using a gear as the electrode driving mechanism has been described, but it is needless to say that other mechanical methods or electrical methods can be used as long as the same operation is achieved. Absent.

また、図示例では口径3インチのシリコンウェハ10と
パイレックスガラスウェハ20との組合せを被接合材とし
て採用したが、こうした寸法に特に限定される必要はな
く、材料の大きさに応じて中央部電極および周縁部電極
の形状や大きさ、そして周縁部電極の数を適宜変更可能
である。
In the illustrated example, a combination of the silicon wafer 10 having a diameter of 3 inches and the Pyrex glass wafer 20 is employed as the material to be joined. However, the size is not particularly limited, and the central electrode may be used in accordance with the size of the material. In addition, the shape and size of the peripheral electrode and the number of the peripheral electrodes can be appropriately changed.

第2図に本発明に係る第2型式の静電接合治具を用い
て上記第1実施例同様シリコンウェハ10とパイレックス
ガラスウェハ20との静電接合工程を示す。同図(A)は
電圧印加前、(B)は電圧印加開始時、そして(C)は
電圧印加終了時の状態をそれぞれ示す。なお、静電接合
時の温度、電源50より印加される電圧および正の電極板
の材料、形状等については前記第1実施例と同様である
ためその説明を省略する。
FIG. 2 shows an electrostatic bonding step between the silicon wafer 10 and the Pyrex glass wafer 20 as in the first embodiment, using a second type electrostatic bonding jig according to the present invention. 2A shows a state before voltage application, FIG. 2B shows a state at the start of voltage application, and FIG. 2C shows a state at the end of voltage application. The temperature at the time of electrostatic bonding, the voltage applied from the power supply 50, the material and shape of the positive electrode plate, and the like are the same as in the first embodiment, and a description thereof will be omitted.

本実施例において特徴的なことは、第1実施例におけ
る複数の同心円状電極の代りに単一のダイアフラムベロ
ーをパイレックスガラスウェハ20の電圧印加面20aへの
電圧供給手段として用いたことにある。すなわち同図
(A)において、重合された半導体ウェハ10とパイレッ
クスガラスウェハ20上方にその距離l=1mmを隔てて厚
さ50μmのステンレス材からなるダイアフラムベロー41
が配設されており、該ダイアフラムベロー41は外径100m
m、肉厚約2.5mmのステンレス材からなるパイプ95に設け
たつば部96に溶接固定されている。
A characteristic of this embodiment is that a single diaphragm bellows is used as a voltage supply means to the voltage application surface 20a of the Pyrex glass wafer 20, instead of the plurality of concentric electrodes in the first embodiment. That is, in FIG. 1A, a diaphragm bellows 41 made of a stainless steel material having a thickness of 50 μm is provided above the polymerized semiconductor wafer 10 and the Pyrex glass wafer 20 with a distance 1 = 1 mm therebetween.
Is arranged, and the diaphragm bellows 41 have an outer diameter of 100 m.
m, which is welded and fixed to a flange 96 provided on a pipe 95 made of a stainless material having a thickness of about 2.5 mm.

同図(A)の電圧印加前の状態において、ダイアフラ
ムベロー41は電圧印加面20aに接することなく上述のご
とく距離l=1mmを隔てて保持されており、これによっ
て電源50より1000Vの電圧が印加されても静電力の作用
によりダイアフラムベロー41とパイレックスガラスウェ
ハ20の電圧印加面20aとが接触することはない。
In the state before the voltage application shown in FIG. 3A, the diaphragm bellows 41 is held at a distance 1 = 1 mm as described above without being in contact with the voltage application surface 20a, whereby a voltage of 1000 V is applied from the power supply 50. Even so, the diaphragm bellows 41 do not come into contact with the voltage application surface 20a of the Pyrex glass wafer 20 due to the action of the electrostatic force.

こうした状態から次に同図(B)の電圧印加開始状態
に移行し、パイプ95を介してダイアフラムベロー41に対
して電圧印加面20aと約直径d1=10mmで接するよう不図
示の圧力調整弁により1kg・f/cm2の圧力P1を加えてい
く。この結果、シリコンウェハ10とパイレックスガラス
ウェハ20との接合領域は接合不良域を生ずることなく中
央部から徐々に周縁部に向う。
From this state, the state shifts to the voltage application start state shown in FIG. 9B, and a pressure adjusting valve (not shown) is connected to the diaphragm bellows 41 via the pipe 95 so as to be in contact with the voltage application surface 20a with a diameter d1 = 10 mm. A pressure P1 of 1 kg · f / cm 2 is applied. As a result, the bonding region between the silicon wafer 10 and the Pyrex glass wafer 20 gradually moves from the central portion to the peripheral portion without causing a defective bonding region.

そして、ダイアフラムベロー41に加える圧力を増して
行き、電圧印加開始後約2分経過後の同図(C)におけ
る電圧印加終了時点では圧力調整弁によりダイアフラム
ブロー41に約4kg・f/cm2の圧力P2が加えられた状態とな
り、ダイアフラムベロー41と電圧印加面20aとの接触部
が直径d2=約70mmとなるよう操作した。この結果、接合
不良域が生成されることなく完全に周縁部に至るまで完
璧な静電接合達成できることを確認した。
Then, the pressure applied to the diaphragm bellows 41 is increased, and about 2 minutes after the start of the voltage application, at the end of the voltage application in FIG. 4C, about 4 kg · f / cm 2 is applied to the diaphragm blow 41 by the pressure regulating valve. The operation was performed so that the pressure P2 was applied, and the contact portion between the diaphragm bellows 41 and the voltage application surface 20a had a diameter d2 of about 70 mm. As a result, it was confirmed that perfect electrostatic bonding can be achieved up to the peripheral edge completely without generating a defective bonding area.

以上説明したように、上記両実施例に係る本発明の静
電接合治具により、比較的短時間で接合不良時の発生を
招くことなく信頼性の高い半導体ウェハと絶縁体ウェハ
との静電接合が実現できる。
As described above, the electrostatic bonding jig of the present invention according to the above-described embodiments provides a highly reliable electrostatic bonding between a semiconductor wafer and an insulator wafer in a relatively short time without causing a bonding failure. Joining can be realized.

第3図に本発明の前記第1型式に係る静電接合治具の
変型例を示す。なお、図中第1実施例と同等の構成要素
には同一符号を付し、その説明を省略する。
FIG. 3 shows a modified example of the electrostatic bonding jig according to the first type of the present invention. In the drawing, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted.

本実施例において特徴的なことは、第1実施例のよう
に時間の経過と共に電極を切替え駆動操作するのでな
く、円心円状に配列された複数段の電極は予め絶縁体ウ
ェハ上に載置状態におき、電極そのもののを移動させる
ことなく電圧印加対象となる電極を中央部から周縁部へ
と時間の経過と共にスイッチ操作で切り替えていく構成
にある。
What is characteristic in this embodiment is that, instead of switching and driving operation of the electrodes with the passage of time as in the first embodiment, a plurality of electrodes arranged in a concentric circle are mounted on an insulator wafer in advance. In the configuration, the electrode to be applied with voltage is switched from the central portion to the peripheral portion by a switch operation over time without moving the electrode itself.

すなわち、図において第1実施例同様中央部電極3
1′、第1および第2周縁部電極32′および33′が同心
円状に組み合された電圧印加手段が配設されているが、
これらは電圧印加開始前に既にパイレックスガラスウェ
ハ20上に直接載置状態にある。もちろん材質は同様にス
テンレスである。そして、これら各電極31′〜33′はそ
れぞれ約2mmの間隙をもって互いに電気的に絶縁されて
いる。
That is, in the figure, the center electrode 3 is similar to the first embodiment.
1 ', the voltage applying means in which the first and second peripheral electrodes 32' and 33 'are concentrically combined is provided.
These are already directly mounted on the Pyrex glass wafer 20 before the start of voltage application. Of course, the material is also stainless steel. These electrodes 31 'to 33' are electrically insulated from each other with a gap of about 2 mm.

この状態から、電圧印加開始時には中央部電極31′に
のみ負の電圧が印加されるようスイッチS1を入れ、所定
の時間が経過すると共にスイッチS2、スイッチS3を順に
オンしてゆき、中央から周縁部に向って静電接合を行わ
せていく。
From this state, at the start of voltage application, the switch S1 is turned on so that a negative voltage is applied only to the center electrode 31 ', and after a predetermined time elapses, the switches S2 and S3 are turned on in order, and from the center to the periphery. The electrostatic bonding is performed toward the part.

従って、前記第1実施例では本発明の第1型式の静電
接合治具が中央電極と周縁部電極とを順次ガラスウェハ
に接触させるための作動機構を備えるように記載した
が、本実施例のように電圧印加に先立ちガラスウェハの
電圧印加面に中央部電極とすべての周縁部電極とを載置
状態におき、電圧印加に際しては電気的方法による簡単
な切替で静電接合作用を拡大していくように構成しても
接合不領域の発生を確実に抑制でき、短時間で静電接合
作用を完了できる。
Therefore, in the first embodiment, the first type of electrostatic bonding jig of the present invention is described as including an operating mechanism for sequentially bringing the center electrode and the peripheral electrode into contact with the glass wafer. Before applying the voltage, the central electrode and all the peripheral electrodes are placed on the voltage application surface of the glass wafer before applying the voltage, and when applying the voltage, the electrostatic bonding action is expanded by simple switching by the electric method. Even if it is constituted so that it may be comprised, generation | occurrence | production of a non-bonding area | region can be suppressed reliably and an electrostatic bonding effect | action can be completed in a short time.

【図面の簡単な説明】 第1図は本発明の第1型式に係る静電接合治具を用いて
行う静電接合の第1実施例を示す正面図および平面図、 第2図は本発明の第2型式に係る静電接合治具を用いて
行う静電接合の第2実施例を示す工程図、 第3図は本発明の第1形式に係る静電接合治具の変型例
を示す図、 第4図は従来の静電接合治具を用いたセッティング図、 第5図は従来の静電接合治具を用いて静電接合したサン
プルの平面図および正面図、 第6図は問題となる接合不良域が生成される原因を示す
説明図、 第7図は本発明の静電接合治具に至る着眼点を示す静電
接合のセッティング図である。 10……半導体ウェハ 10b……半導体ウェハの静電接合面 20……ガラスウェハ 20a……ガラスウェハの電圧印加面 20b……ガラスウェハの静電接合面 30……正の電極板 31……中央部電極 32、33……周縁部電極 41……金属ダイアフラムベロー 50……電源 80……軸 90……レバー 95……パイプ 100……接合不良域 200……支持板 201……コイルバネ
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a front view and a plan view showing a first embodiment of electrostatic bonding performed by using an electrostatic bonding jig according to a first type of the present invention, and FIG. FIG. 3 is a process diagram showing a second embodiment of the electrostatic bonding performed by using the electrostatic bonding jig according to the second type, and FIG. 3 shows a modified example of the electrostatic bonding jig according to the first type of the present invention. FIG. 4, FIG. 4 is a setting diagram using a conventional electrostatic bonding jig, FIG. 5 is a plan view and a front view of a sample electrostatically bonded using the conventional electrostatic bonding jig, and FIG. FIG. 7 is an explanatory diagram showing a cause of generation of a defective bonding area, and FIG. 7 is a setting diagram of electrostatic bonding showing a point of view leading to the electrostatic bonding jig of the present invention. 10 Semiconductor wafer 10b Electrostatic bonding surface of semiconductor wafer 20 Glass wafer 20a Voltage applying surface of glass wafer 20b Electrostatic bonding surface of glass wafer 30 Positive electrode plate 31 Center Partial electrodes 32, 33… Peripheral part electrode 41… Metal diaphragm bellows 50… Power supply 80… Shaft 90… Lever 95… Pipe 100… Defective connection area 200… Support plate 201… Coil spring

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体ウェハ上に載置された絶縁体ウェハ
に対して電圧を印加し、両者を静電接合させるための静
電接合治具において、 前記絶縁体ウェハの電圧印加面中央部に対向して近接配
置される中央部電極と、 前記中央部電極を包囲するようリング状に形成された少
なくとも一個の周縁部電極と、 絶縁体ウェハに対する電圧印加の際に時間の経過に伴な
って該絶縁体ウェハの電圧印加面への当接電極を中央部
電極から周縁部電極へと移行切替する電極駆動機構と、
を含むことを特徴とする静電接合治具。
1. An electrostatic bonding jig for applying a voltage to an insulator wafer mounted on a semiconductor wafer and electrostatically bonding the two to each other. A central electrode which is arranged in opposition and close proximity; at least one peripheral electrode formed in a ring shape so as to surround the central electrode; and, with the passage of time when voltage is applied to the insulator wafer. An electrode drive mechanism for switching the contact electrode to the voltage application surface of the insulator wafer from the central electrode to the peripheral electrode,
An electrostatic bonding jig comprising:
【請求項2】半導体ウェハ上に載置された絶縁体ウェハ
に対して電圧を印加し、両者を静電接合させるための静
電接合治具において、 電圧印加時に生じる静電力により前記絶縁体ウェハの電
圧印加面に吸引接触することのない間隙をもって該絶縁
体ウェハ上方に保持された金属性ダイヤフラムと、 電圧印加の際に前記ダイヤフラムが絶縁体ウェハの電圧
印加面に当接する領域を時間の経過に伴なってその中央
部から周縁部へと拡大していくようダイヤフラムを加圧
するための圧力調整手段と、を含むことを特徴とする静
電接合治具。
2. An electrostatic bonding jig for applying a voltage to an insulating wafer mounted on a semiconductor wafer and electrostatically bonding the two to each other. A metal diaphragm held above the insulator wafer with a gap that does not make suction contact with the voltage application surface of the insulator wafer, and a region where the diaphragm abuts the voltage application surface of the insulator wafer when voltage is applied. Pressure-adjusting means for pressing the diaphragm so as to expand from the central portion to the peripheral portion of the jig.
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