JP2638855B2 - Motor speed control device - Google Patents
Motor speed control deviceInfo
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- JP2638855B2 JP2638855B2 JP62284502A JP28450287A JP2638855B2 JP 2638855 B2 JP2638855 B2 JP 2638855B2 JP 62284502 A JP62284502 A JP 62284502A JP 28450287 A JP28450287 A JP 28450287A JP 2638855 B2 JP2638855 B2 JP 2638855B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路内の基準周期と、モータの
回転数に比例したFG信号とを比較し、モータの回転数を
一定に保つ、モータの速度制御装置に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention compares a reference cycle in a semiconductor integrated circuit with an FG signal proportional to the number of revolutions of a motor, and keeps the number of revolutions of the motor constant. The present invention relates to a speed control device.
従来の技術 従来、この種のモータの速度制御装置は、第４図に示
すような構成であった。第４図において、Ａは基準クロ
ック入力端子であり、第１モノマルチは、３つのフリッ
プフロップFF1〜FF3と６つのインバータG1〜G6とからな
る構成であり、第２モノマルチも同様に、フリップフロ
ップFF4〜FF6とインバータG7〜G12とからなる構成であ
った。2. Description of the Related Art Conventionally, this type of motor speed control device has a configuration as shown in FIG. In FIG. 4, A is a reference clock input terminal, the first monomulti has a configuration including three flip-flops FF1 to FF3 and six inverters G1 to G6, and the second monomulti similarly has flip-flops. And the inverters G7 to G12.
発明が解決しようとする問題点 このような従来の構成では、第１モノマルチの出力信
号を、第２モノマルチのリセット入力信号として利用す
るため、基準クロックの周波数が高くなると、第５図の
タイミングチャートで、８番目のクロック信号のタイミ
ングの時点のように、第１モノマルチのリセット入力信
号として入力される前に、基準クロック信号が、入力さ
れてしまい、第２モノマルチでのカウントが無視され、
第１モノマルチと第２モノマルチからなる、回路内部の
基準周期がずれて、モータの回転数もずれてしまうとい
う問題があった。Problems to be Solved by the Invention In such a conventional configuration, since the output signal of the first mono-multi is used as the reset input signal of the second mono-multi, when the frequency of the reference clock increases, the configuration shown in FIG. In the timing chart, as at the timing of the eighth clock signal, the reference clock signal is input before being input as the reset input signal of the first mono multi, and the count in the second mono multi is performed. Ignored,
There has been a problem that the reference cycle inside the circuit, which is composed of the first mono-multi and the second mono-multi, is shifted and the rotation speed of the motor is also shifted.
本発明は、このような問題点を解決するもので、第２
のモノマルチを構成する多段のカウンタの初期設定を解
除するタイミングをクロック信号のタイミングに対して
余裕を持たせ、動作の安定化を図ることを目的とするも
のである。The present invention solves such a problem.
The purpose of the present invention is to stabilize the operation by giving a margin to the timing of releasing the initial setting of the multi-stage counter constituting the mono-multi with respect to the timing of the clock signal.
問題点を解決するための手段 この問題点を解決するために、本発明のモータの速度
制御装置は、モータ（１）と、前記モータの回転速度に
比例した周波数のFG信号を発生する手段（２）と、前記
FG信号を波形整形し微分パルスを発生する波形整形回路
（３）と、基準となるクロック信号を発生する基準信号
発生回路（４）と、複数のカウンタを縦続接続して構成
されると共に、前記微分パルスによって初期設定され、
初期設定後前記クロック信号をカウントして所定のパル
ス幅の出力パルスを発生する第１のモノマルチ（５）
と、初段カウンタを含む複数のカウンタを縦続接続して
構成されると共に、前記第１のモノマルチの出力パルス
によって初期設定され、初期設定後前記クロック信号を
カウントして所定のパルス幅の出力パルスを発生する第
２のモノマルチ（６）と、前記第1,第２のモノマルチの
出力パルスを合成するパルス合成回路（７）と、前記パ
ルス合成回路の出力信号を平滑するフィルタ回路（８）
と、前記フィルタ回路の出力信号を増幅し増幅した出力
で前記モータを駆動するモータ駆動回路（10）とを備
え、前記第２のモノマルチ内の初段カウンタのリセット
端子のみに前記第１のモノマルチの出力パルスを直接与
えて初期設定するものである。Means for Solving the Problems In order to solve this problem, a motor speed control device according to the present invention comprises a motor (1) and means for generating an FG signal having a frequency proportional to the rotational speed of the motor (1). 2) and the above
A waveform shaping circuit (3) for shaping the waveform of the FG signal to generate a differential pulse, a reference signal generating circuit (4) for generating a reference clock signal, and a plurality of counters connected in cascade; Initialized by the derivative pulse,
A first mono-multi (5) which counts the clock signal after initial setting and generates an output pulse having a predetermined pulse width;
And a plurality of counters including a first-stage counter, which are cascaded, initialized by the output pulse of the first mono-multi, and after the initial setting, count the clock signal to output pulses having a predetermined pulse width. , A pulse synthesizing circuit (7) for synthesizing the output pulses of the first and second monomultis, and a filter circuit (8) for smoothing the output signal of the pulse synthesizing circuit. )
And a motor drive circuit (10) for amplifying the output signal of the filter circuit and driving the motor with the amplified output, wherein only the reset terminal of the first-stage counter in the second mono-multi is connected to the first mono. The initial setting is performed by directly giving a multi output pulse.
作用 この構成により、第１のモノマルチの動作が完了して
から第２のモノマルチのリセット状態を解除するまでの
時間が短縮されて、第２のモノマルチ内の初段カウンタ
が初期設定を解除された後の最初のクロック信号に応答
して動作するまでの時間的な余裕が大きくなり、クロッ
ク信号の周波数を高めて回転速度の検出精度を向上する
ことができる。Operation With this configuration, the time from when the operation of the first mono-multi is completed to when the reset state of the second mono-multi is released is reduced, and the initial stage counter in the second mono-multi releases the initial setting. The time margin before the operation in response to the first clock signal after the operation is increased, and the frequency of the clock signal can be increased to improve the rotational speed detection accuracy.
実施例 第１図は、本発明の一実施例によるモータの速度制御
装置の論理回路図であり、第１図において、第１モノマ
ルチと第２モノマルチの初段のカウンタに基準クロック
入力端子を接続し、３段のフリップフロップFF1〜FF3の
カウンタ結合第１モノマルチの終段フリップフロップFF
3の正出力をインバータG1に入力し、そのインバータG1
の出力を、第２モノマルチの初段フリップフロップFF4
のリセット端子およびインバータG2にそれぞれ入力し、
インバータG2の出力を、第１モノマルチのリセット入力
として接続する。第２モノマルチのFF4の出力Ｑを、イ
ンバータG10の入力に接続し、同インバータG10の出力を
インバータG11の入力に接続し、その出力を、第２モノ
マルチのリセット入力として接続する。第２図はそのタ
イミングチャートである。FIG. 1 is a logic circuit diagram of a motor speed control device according to an embodiment of the present invention. In FIG. 1, a reference clock input terminal is provided to a first stage counter of a first mono-multi and a second mono-multi. Connected, and a counter combination of three-stage flip-flops FF1 to FF3.
The positive output of 3 is input to the inverter G1, and the inverter G1
The output of the first stage flip-flop FF4 of the second mono-multi
Input to the reset terminal and inverter G2, respectively.
The output of the inverter G2 is connected as the reset input of the first mono multi. The output Q of the second monomulti FF4 is connected to the input of the inverter G10, the output of the inverter G10 is connected to the input of the inverter G11, and the output is connected as the reset input of the second monomulti. FIG. 2 is a timing chart thereof.
第１モノマルチをＮ進カウンタとし、第２モノマルチ
をＭ進カウンタとし、基準クロック信号の周期をｔと
し、モータの定常回転時の発電機の出力周波数を1,
２とするとき、 回路内部の基準周期は、 :Nt＋Mt＝1/１ 回路内部の基準周期ずれは、 :Nt＋Mt＋αｔ＝1/２ （αは無視された基準クロック信号のカウント数）で表
わされる。The first monomulti is an N-ary counter, the second monomulti is an M-ary counter, the cycle of the reference clock signal is t, and the output frequency of the generator at the time of steady rotation of the motor is 1 ,
When the 2, reference cycle of the internal circuits,: Nt + Mt = 1/ 1 circuit inside of the reference period shift,: Nt + Mt + αt = 1/2 (α is count Ignored reference clock signal) is represented by.
また、第２図のタイミングチャートを、第５図のタイ
ミングチャートと比較すると、明らかに第１モノマルチ
の出力信号が、第２モノマルチのリセット入力信号とし
て、入力されるまでの、遅延時間が、短くなるため、高
い基準クロック信号の周波数まで、αｔ＝1/１−1/
２の回路内部の基準周期ずれをおこすことがない。第３
図は、第１図示回路を含むモータ駆動装置のブロック図
であり、モータ１の速度制御に必要な、基準周期を出力
することができ、速度比較制御における量子化ビットを
上げることによって、精度を上げることができる。第３
図中、２は周波数発電機、３は波形整流回路、４は基準
クロック発生回路、５はＮビットモノマルチ、６はＭビ
ットモノマルチ、７はパルス合成回路、８はフィルタ回
路、９は低域補償回路、10はモータ駆動回路である。Also, comparing the timing chart of FIG. 2 with the timing chart of FIG. 5, the delay time until the output signal of the first mono-multi is input as the reset input signal of the second mono-multi is clearly seen. because the shorter, up to a frequency of the high reference clock signal, αt = 1/1 -1 /
The reference cycle in the circuit No. 2 does not shift. Third
The figure is a block diagram of a motor drive device including the first illustrated circuit. The motor drive device can output a reference cycle necessary for speed control of the motor 1, and can increase accuracy by increasing a quantization bit in speed comparison control. Can be raised. Third
In the figure, 2 is a frequency generator, 3 is a waveform rectifier circuit, 4 is a reference clock generation circuit, 5 is an N-bit mono-multi, 6 is an M-bit mono-multi, 7 is a pulse synthesizing circuit, 8 is a filter circuit, and 9 is low. The area compensation circuit 10 is a motor drive circuit.
発明の効果 以上のように、本発明によれば、第１のモノマルチの
動作が完了してから第２のモノマルチのリセット状態を
解除するまでの時間が短縮されて、第２のモノマルチ内
の初段カウンタが初期設定を解除された後の最初のクロ
ック信号に応動する時間的な余裕が大きくなり、クロッ
ク信号の周波数を高めて回転速度の検出精度を向上する
ことを可能にし、モータの回転数を一定に保つという効
果が上げられる。As described above, according to the present invention, the time from the completion of the operation of the first mono-multi to the release of the reset state of the second mono-multi is reduced, and the second mono-multi is reduced. The time margin for the first-stage counter in response to the first clock signal after the initialization is released is increased, and the frequency of the clock signal can be increased to improve the detection accuracy of the rotational speed. The effect of keeping the number of rotations constant can be obtained.
第１図は本発明の一実施例のモータの速度制御装置中の
要部論理回路図、第２図はそのタイミングチャート、第
３図は実施例装置のブロック図、第４図は従来のモータ
の速度制御装置の要部論理回路図、第５図はそのタイミ
ングチャートである。 １……モータ、２……周波数発電機、３……波形整流回
路、４……基準周波数信号発生回路、5,6……モノマル
チ、７……パルス合成回路、８……フィルタ回路、９…
…低域補償回路、10……モータ駆動回路。1 is a logic circuit diagram of a main part of a motor speed control device according to an embodiment of the present invention, FIG. 2 is a timing chart thereof, FIG. 3 is a block diagram of the embodiment device, and FIG. And FIG. 5 is a timing chart of the speed control device. DESCRIPTION OF SYMBOLS 1 ... Motor, 2 ... Frequency generator, 3 ... Waveform rectification circuit, 4 ... Reference frequency signal generation circuit, 5, 6 ... Mono multi, 7 ... Pulse synthesis circuit, 8 ... Filter circuit, 9 …
... Low frequency compensation circuit, 10 ... Motor drive circuit.
Claims (1)
する手段と、 前記FG信号を波形整形し微分パルスを発生する波形整形
回路と、 基準となるクロック信号を発生する基準信号発生回路
と、 複数のカウンタを縦続接続して構成されると共に、前記
微分パルスによって初期設定され、初期設定後前記クロ
ック信号をカウントして所定のパルス幅の出力パルスを
発生する第１のモノマルチと、 初段カウンタを含む複数のカウンタを縦続接続して構成
されると共に、前記第１のモノマルチの出力パルスによ
って初期設定され、初期設定後前記クロック信号をカウ
ントして所定のパルス幅の出力パルスを発生する第２の
モノマルチと、 前記第1,第２のモノマルチの出力パルスを合成するパル
ス合成回路と、 前記パルス合成回路の出力信号を平滑するフィルタ回路
と、 前記フィルタ回路の出力信号を増幅し増幅した出力で前
記モータを駆動するモータ駆動回路とを備え、 前記第２のモノマルチ内の初段カウンタのリセット端子
のみに前記第１のモノマルチの出力パルスを直接与えて
初期設定することを特徴とするモータの速度制御装置。1. A motor, means for generating an FG signal having a frequency proportional to the rotation speed of the motor, a waveform shaping circuit for shaping the waveform of the FG signal to generate a differential pulse, and generating a reference clock signal A first reference signal generating circuit configured to cascade-connect a plurality of counters, initialized by the differential pulse, and counting the clock signal after the initial setting to generate an output pulse having a predetermined pulse width. And a plurality of counters including a first-stage counter are cascaded, and are initialized by an output pulse of the first mono-multi. After the initialization, the clock signal is counted and a predetermined pulse width is set. A second mono-multi that generates an output pulse of the first and second mono-multis; a pulse synthesis circuit that synthesizes output pulses of the first and second mono-multis; A filter circuit for smoothing an output signal of the circuit; and a motor drive circuit for driving the motor with an output obtained by amplifying and amplifying the output signal of the filter circuit, and only a reset terminal of a first-stage counter in the second mono-multi. A first mono-multi output pulse directly applied to the motor for initial setting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284502A JP2638855B2 (en) | 1987-11-11 | 1987-11-11 | Motor speed control device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62284502A JP2638855B2 (en) | 1987-11-11 | 1987-11-11 | Motor speed control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129787A JPH01129787A (en) | 1989-05-23 |
| JP2638855B2 true JP2638855B2 (en) | 1997-08-06 |
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ID=17679340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284502A Expired - Lifetime JP2638855B2 (en) | 1987-11-11 | 1987-11-11 | Motor speed control device |
Country Status (1)
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| JP (1) | JP2638855B2 (en) |
Families Citing this family (1)
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109185A (en) * | 1979-02-13 | 1980-08-22 | Matsushita Electric Ind Co Ltd | Motor speed controller |
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-
1987
- 1987-11-11 JP JP62284502A patent/JP2638855B2/en not_active Expired - Lifetime
Also Published As
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| JPH01129787A (en) | 1989-05-23 |
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