JP2633831B2 - Bipolar semiconductor integrated circuit - Google Patents

Bipolar semiconductor integrated circuit

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Description

【発明の詳細な説明】 〔概要〕 本発明はバイポーラ型半導体集積回路であって、電源
端子とこれに接続されるバイポーラ型トランジスタのベ
ースとの間に保護素子を設けることにより、バイポーラ
型半導体集積回路の負極性の静電気による破壊を防止す
る。
DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a bipolar semiconductor integrated circuit, in which a protection element is provided between a power supply terminal and a base of a bipolar transistor connected to the power supply terminal. Prevents destruction of the circuit due to negative static electricity.

〔産業上の利用分野〕[Industrial applications]

本発明はバイポーラ型半導体集積回路に関し、PN接合
を流れる電流により動作を行なうバイポーラ型トランジ
スタ及びタイオード等を用いたバイポーラ型半導体集積
回路に関する。
The present invention relates to a bipolar semiconductor integrated circuit, and more particularly, to a bipolar transistor which operates by a current flowing through a PN junction and a bipolar semiconductor integrated circuit using a diode or the like.

バイポーラ型半導体集積回路は、第3図に示す如き構
造である。図中、P型の基板10にn+型の埋込層11が形成
され、その上にエピタキシャル成長によるn型の素子形
成領域12,13,14が形成されている。素子形成領域12〜14
夫々はP+型の素子分離領域15により分離されている。基
板10は接地されている。
The bipolar semiconductor integrated circuit has a structure as shown in FIG. In the drawing, an n + -type buried layer 11 is formed on a P-type substrate 10, and n-type element formation regions 12, 13, and 14 are formed thereon by epitaxial growth. Element formation area 12-14
Each is separated by a P + -type element isolation region 15. The substrate 10 is grounded.

素子形成領域12にはP型領域16、n+領域17,18が設け
られ、これらに取付けられた電極19,20,21夫々をベー
ス,コレクタ,エミッタとするNPN型トランジスタが構
成されている。また、素子形成領域13にはn+型領域23、
P型領域23,24が設けられ、これらに取付けられた電極2
5,26,27夫々をベース,エミッタ,コレクタとするラテ
ラルPNP型トランジスタが構成されている。素子形成領
域14にはP型領域28が設けられ、その両端の電極29,30
を取りつけて抵抗が構成されている。n+型領域31には素
子形成領域14の電位設定用の電極32が設けられている。
なお、33は絶縁層である。
The element forming region 12 is provided with a P-type region 16 and n + regions 17 and 18, and an NPN transistor having electrodes 19, 20 and 21 attached thereto as base, collector and emitter is formed. The element forming region 13 includes an n + type region 23,
P-type regions 23 and 24 are provided, and electrodes 2 attached to these
A lateral PNP transistor having 5, 26, and 27 bases, emitters, and collectors, respectively, is configured. A P-type region 28 is provided in the element forming region 14, and electrodes 29, 30 at both ends thereof are provided.
The resistance is configured by attaching. An electrode 32 for setting the potential of the element forming region 14 is provided in the n + type region 31.
33 is an insulating layer.

上記のバイポーラ型半導体集積回路では、電源電圧+
Vccの印加される電源端子に接続できる電極は、NPN型ト
ランジスタのベース(電極19)及びエミッタ(電極21)
と、ラテラルPNP型トランジスタのエミッタ(電極26)
及びコレクタ(電極27)と、抵抗の素子形成領域(電極
32)とである。
In the above bipolar semiconductor integrated circuit, the power supply voltage +
The electrodes that can be connected to the power supply terminal to which Vcc is applied are the base (electrode 19) and the emitter (electrode 21) of the NPN transistor
And the emitter of a lateral PNP transistor (electrode 26)
And a collector (electrode 27) and a resistor element formation region (electrode
32).

これは、例えばNPN型トランジスタのコレクタ(電極2
0)を電源端子に接続したものとすると、半導体集積回
路の電源を誤って逆接続したとき、P型の基板10よりn
型の素子形成領域12へ順方向に大電流が流れ、半導体集
積回路が破壊されてしまうからである。
This is, for example, the collector of an NPN transistor (electrode 2
0) is connected to the power supply terminal, and when the power supply of the semiconductor integrated circuit is erroneously reversely connected, n
This is because a large current flows in the forward direction to the element forming region 12 of the mold, and the semiconductor integrated circuit is destroyed.

これに対して、NPN型トランジスタのエミッタ(電極2
1)等を電源端子に接続していれば、誤って電源を逆接
続した場合にも基板10とエミッタ(電極21)間に電流が
流れない。
In contrast, the emitter of NPN transistor (electrode 2
If 1) is connected to the power supply terminal, no current flows between the substrate 10 and the emitter (electrode 21) even if the power supply is reversely connected by mistake.

〔従来の技術〕[Conventional technology]

第4図は従来の半導体集積回路の一例の回路図を示
す。同図中、電源電圧+Vccが印加される電源端子40に
は前記の理由によりラテラルPNP型トランジスタTr1,T
r2,Tr3夫々のエミッタが接続されている。また、端子41
は接地されている。
FIG. 4 shows a circuit diagram of an example of a conventional semiconductor integrated circuit. In the figure, a power supply terminal 40 to which a power supply voltage + Vcc is applied has a lateral PNP transistor Tr 1 , T
The emitters of r 2 and Tr 3 are connected. Also, terminal 41
Is grounded.

トランジスタTr1,Tr2,Tr3はカレントミラー回路を構
成し、トランジスタTr4及び抵抗R1のバイアスに応じて
定電流出力動作を行なう。トランジスタTr5,Tr6夫々は
差動増幅回路を構成し、トランジスタTr2と、カレント
ミラー構成のダイオードD2及びトランジスタTr9の定電
流源とにより動作電流を供給されている。トランジスタ
Tr6のコレクタより取り出される出力信号はトランジス
タTr8で増幅された後、オープンコレクタのトランジス
タTr7を介して端子44より出力される。従って、この回
路は、トランジスタTr5のベースが非反転入力端子42と
し、トランジスタTr6のベースが反転入力端子43とする
差動増幅回路である。
The transistors Tr 1 , Tr 2 and Tr 3 form a current mirror circuit, and perform a constant current output operation according to the bias of the transistor Tr 4 and the resistor R 1 . S transistor Tr 5, Tr 6 husband constitute a differential amplifier circuit, the transistor Tr 2, and is supplied with operating current by a constant current source diode D 2 and transistor Tr 9 of the current mirror configuration. Transistor
The output signal extracted from the collector of Tr 6 is amplified by transistor Tr 8 and then output from terminal 44 via open-collector transistor Tr 7 . Accordingly, this circuit, the base of the transistor Tr 5 is set to the non-inverting input terminal 42, a differential amplifier circuit the base of the transistor Tr 6 is an inverting input terminal 43.

〔発明が解決しようとする問題点〕 しかし、第4図示の回路では、電源ラインに負極性高
電圧の静電気が侵入した場合、トランジスタTr1,Tr2,Tr
3を構成する第3図に示す如き半導体集積回路のn型の
素子形成領域13とP型領域23とのPN接合に、その降伏電
圧を越える逆方向電圧が印加され、大電流が流れること
によって半導体集積回路が熱破壊されるという問題点が
あった。
[Problems to be Solved by the Invention] However, in the circuit shown in FIG. 4, when negative high-voltage static electricity enters the power supply line, the transistors Tr 1 , Tr 2 , Tr
When a reverse voltage exceeding the breakdown voltage is applied to the PN junction between the n-type element forming region 13 and the P-type region 23 of the semiconductor integrated circuit as shown in FIG. There is a problem that a semiconductor integrated circuit is thermally destroyed.

本発明はこのような点にかんがみてなされたもので、
簡易な構成で静電気による破壊を防止するバイポーラ型
半導体集積回路を提供することを目的とする。
The present invention has been made in view of such a point,
It is an object of the present invention to provide a bipolar semiconductor integrated circuit that has a simple configuration and prevents destruction due to static electricity.

〔問題点を解決するための手段〕[Means for solving the problem]

本発明のバイポーラ型半導体集積回路は、PN接合を流
れる電流により動作を行なうバイポーラ型の素子を用い
て構成され、高電位側の電源端子(40)に複数のラテラ
ル構造のPNP型トランジスタ(Tr1,Tr2,Tr3)夫々のエミ
ッタを接続し、複数のラテラル構造のPNP型トランジス
タ(Tr1,Tr2,Tr3)夫々のコレクタから回路各部の素子
に電源を供給するバイポーラ型半導体集積回路におい
て、 複数のラテラル構造のPNPトランジスタ(Tr1,Tr2,T
r3)よりも低い降伏電圧を有するNPNトランジスタを備
えた保護素子(50)を具備し、 保護素子(50)における該NPNトランジスタのエミッ
タ及び抵抗を有するベースを該電源端子(40)に接続
し、NPNトランジスタのコレクタを複数のラテラル構造
のPNPトランジスタ(Tr1,Tr2,Tr3)夫々のベースに接続
してなる。
The bipolar semiconductor integrated circuit of the present invention is configured using a bipolar element that operates by a current flowing through a PN junction, and a plurality of lateral-structure PNP transistors (Tr 1 ) are connected to a high-potential-side power supply terminal (40). , Tr 2 , Tr 3 ) A bipolar semiconductor integrated circuit that connects each emitter and supplies power to the elements in each part of the circuit from the collector of each of a plurality of lateral PNP transistors (Tr 1 , Tr 2 , Tr 3 ) In a plurality of lateral structure PNP transistors (Tr 1 , Tr 2 , T
r 3 ) comprising a protection element (50) having an NPN transistor having a lower breakdown voltage than that of the protection element (50), and connecting a base having an emitter and a resistance of the NPN transistor in the protection element (50) to the power supply terminal (40). , The collector of the NPN transistor is connected to the base of each of a plurality of laterally structured PNP transistors (Tr 1 , Tr 2 , Tr 3 ).

〔作用〕[Action]

本発明においては、負極性の静電気が電源端子に入来
したとき電源端子に接続されたラテラル構造のPNPトラ
ンジスタ(Tr1,Tr2,Tr3)より降伏電圧の低い保護素子
(50)のNPNトランジスタのベース・コレクタ間に逆方
向電流が流れるため、電源端子に接続されたラテラル構
造のPNPトランジスタ(Tr1,Tr2,Tr3)の静電気による破
壊が防止され、また、保護素子(50)のNPNトランジス
タのベースを抵抗を介して電源端子(40)に接続するこ
とにより、保護素子(50)のベース・コレクタ間に流れ
る逆方向電流の値を小さくでき、保護素子(50)の破壊
防止を更に行なうことができる。
In the present invention, NPN of PNP transistors connected lateral structure to the power supply terminal when the negative static electricity was coming to the power supply terminal (Tr 1, Tr 2, Tr 3) lower protection element having a breakdown voltage than (50) since the reverse current flows between the base and the collector of the transistor, breakdown due to static electricity of the PNP transistor of the connected lateral structure (Tr 1, Tr 2, Tr 3) is prevented in the power source terminal, also protective element (50) By connecting the base of the NPN transistor to the power supply terminal (40) via a resistor, the value of the reverse current flowing between the base and collector of the protection element (50) can be reduced, preventing the protection element (50) from being destroyed. Can be further performed.

〔実施例〕〔Example〕

第1図は本発明になるバイポーラ型半導体集積回路の
一実施例の回路図を示す。第1図示の回路は差動増幅回
路を構成しており、同図中、第4図と同一部分には同一
符号を付し、その説明を省略する。
FIG. 1 is a circuit diagram showing one embodiment of a bipolar semiconductor integrated circuit according to the present invention. The circuit shown in FIG. 1 constitutes a differential amplifier circuit, in which the same parts as those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.

第1図において、電源端子40と、ラテラルPNP型トラ
ンジスタTr1,Tr2,Tr3夫々の共通接続されたベースとの
間に保護素子50が接続されている。
In FIG. 1 , a protection element 50 is connected between a power supply terminal 40 and a commonly connected base of each of the lateral PNP transistors Tr 1 , Tr 2 and Tr 3 .

保護素子50は第2図に示す如くNPN型トランジスタで
構成されている。第2図(A)は保護素子50の平面図を
示す。ここで、実線51で囲まれた部分が保護素子50の素
子形成領域である。この素子形成領域内の実線52で囲ま
れた部分がn+型領域とされ、このn+型領域にコレクタと
なる電極53が取付けられている。
The protection element 50 is composed of an NPN transistor as shown in FIG. FIG. 2A is a plan view of the protection element 50. FIG. Here, a portion surrounded by a solid line 51 is an element formation region of the protection element 50. A portion surrounded by a solid line 52 of the element forming region is an n + -type region, the electrode 53 serving as a collector is attached to the n + -type region.

実線54に囲まれる部分はP型領域であり、実線52のn+
型領域に対向する部分55aと、部分55aの一端から上記n+
型領域より離間する方向に延在する部分55bと、部分55a
の他端から上記n+型領域より離間する方向に延在する部
分55cとから構成されている。部分55bの端部にはベース
となる電極56が取付けられている。
The portion surrounded by the solid line 54 is a P-type region, and n +
A portion 55a facing the mold region, and n +
A portion 55b extending in a direction away from the mold region, and a portion 55a
And a portion 55c extending in a direction away from the n + -type region from the other end of. An electrode 56 serving as a base is attached to an end of the portion 55b.

部分55cの端部は大面積とされて実線57で囲まれた部
分がn+型領域とされ、ここのn+型領域にエミッタとなる
電極58が取付けられている。
End portion 55c is a portion surrounded by a solid line 57 is a large area with the n + -type region, the electrode 58 serving as the emitter is attached to the individual n + -type region.

従って、保護素子50は第2図(B)に示す如く、ベー
スに抵抗を有するNPN型トランジスタであり、電極56,58
間つまりベース・エミッタ間を共通接続して使用され
る。このため、保護素子50は第2図(C)に示す如きダ
イオードと略等価である。
Therefore, as shown in FIG. 2B, the protection element 50 is an NPN transistor having a resistance at the base, and the electrodes 56, 58
It is used with a common connection between bases and emitters. For this reason, the protection element 50 is substantially equivalent to a diode as shown in FIG.

保護素子50のベース・コレクタ間のPN接合の逆方向の
降伏電圧は、ラテラルPNP型のトランジスタTr1,Tr2,Tr3
夫々のエミッタ・ベース間のPN接合の逆方向の耐圧より
小さく、かつ端子40,41間の電圧より大きくされてい
る。
The breakdown voltage in the reverse direction of the PN junction between the base and collector of the protection element 50 is a lateral PNP type transistor Tr 1 , Tr 2 , Tr 3
It is smaller than the reverse breakdown voltage of the PN junction between each emitter and base and larger than the voltage between the terminals 40 and 41.

保護素子50は、第1図に示す如く電極53をトランジス
タTr1,Tr2,Tr3夫々の共通接続されたベース接続され、
共通接続された電極56及び58を電源端子40に接続されて
いる。
As shown in FIG. 1, the protection element 50 has an electrode 53 connected to a common base of the transistors Tr 1 , Tr 2 , and Tr 3 .
The commonly connected electrodes 56 and 58 are connected to the power supply terminal 40.

ここで、半導体集積回路の電源を誤って逆接続し、電
源端子40がアースレベルで端子41に電源電圧+Vccが印
加された場合においても、NPN型トランジスタである保
護素子50のベース及びエミッタが端子40に接続され、か
つベース・コレクタ間の降伏電圧は電圧Vccより大であ
るため、半導体集積回路の基板10より保護素子50のベー
ス及びエミッタに電流が流れることはない。
Here, even when the power supply of the semiconductor integrated circuit is incorrectly reversely connected and the power supply terminal 40 is at the ground level and the power supply voltage + Vcc is applied to the terminal 41, the base and the emitter of the protection element 50 which is an NPN transistor are connected to the terminals. Because the breakdown voltage between the base and the collector is higher than the voltage Vcc, no current flows from the substrate 10 of the semiconductor integrated circuit to the base and the emitter of the protection element 50.

電源端子40に電源電圧+Vccが正常に印加された場
合、保護素子50のベース,コレクタを介してトランジス
タTr1,Tr2,Tr3夫々のベースに電流が流れるが、保護素
子50のベースは抵抗を有しているので上記の電流は微小
であり、トランジスタTr1,Tr2,Tr3夫々の動作は第4図
のものと同一とみなすことができる。
If the power supply terminal 40 power supply voltage + Vcc is applied correctly, the base of the protective element 50, the transistor Tr 1 via a collector, Tr 2, Tr 3 current flows to the base of each, but the base of the protective element 50 the resistance Therefore, the above current is very small, and the operation of each of the transistors Tr 1 , Tr 2 and Tr 3 can be regarded as the same as that of FIG.

ここで、電源ラインに負極性大電圧の静電気が混入し
た場合は、トランジスタTr1,Tr2,Tr3夫々のエミッタ・
ベース間の降伏電圧より降伏電圧の低い保護素子50のコ
レクタからベースに逆方向の電流が流れる。このとき、
保護素子50のベースは抵抗を有しているため、上記逆方
向電流の値は小さく、保護素子50のコレクタ・ベース間
が熱破壊されることはない。
Here, when static electricity of negative polarity large voltage is mixed into the power supply line, the emitters of the transistors Tr 1 , Tr 2 , Tr 3
A reverse current flows from the collector of the protection element 50 having a lower breakdown voltage than the breakdown voltage between the bases to the base. At this time,
Since the base of the protection element 50 has a resistance, the value of the reverse current is small, so that the collector-base of the protection element 50 is not thermally damaged.

これによって電源端子40に接続されたトランジスタTr
1,Tr2,Tr3の静電気による破壊が防止される。また保護
素子50も熱破壊がないため、電源ラインに負極性大電圧
の静電気が複数回混入しても、上記の動作により、トラ
ンジスタTr1,Tr2,Tr3の保護が行なわれる。
As a result, the transistor Tr connected to the power supply terminal 40
1 , 1 , 2 and 3 are prevented from being destroyed by static electricity. Further, since the protection element 50 does not suffer thermal damage, the transistors Tr 1 , Tr 2 , and Tr 3 are protected by the above-described operation even if a large amount of negative voltage static electricity enters the power supply line a plurality of times.

〔発明の効果〕〔The invention's effect〕

上述の如く、本発明によれば、電源が逆接続された場
合の破壊が防止されるだけでなく、電源端子に入来する
静電気による破壊も防止され、バイポーラ型半導体集積
回路の静電耐量を高くでき、かつ回路の通常動作に何ら
影響を与えない。
As described above, according to the present invention, not only the destruction when the power supply is reversely connected but also the destruction due to static electricity entering the power supply terminal is prevented, and the electrostatic withstand capability of the bipolar semiconductor integrated circuit is reduced. It can be high and has no effect on the normal operation of the circuit.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明になるバイポーラ型半導体集積回路の一
実施例の回路図、 第2図は第1図示の保護素子を説明するための図、 第3図はバイポーラ型半導体集積回路の断面図、 第4図は従来回路の一例の回路図である。 図中において、 10は基板、 12,13,14は素子形成領域、 16,23,24,28はP型領域、 17,18,22,31はn+型領域、 19〜21,25〜27,29〜32,53,56,58は電極、 40は電源端子、 50は保護素子である。
FIG. 1 is a circuit diagram of an embodiment of a bipolar semiconductor integrated circuit according to the present invention, FIG. 2 is a view for explaining a protection element shown in FIG. 1, and FIG. 3 is a cross-sectional view of the bipolar semiconductor integrated circuit. FIG. 4 is a circuit diagram of an example of a conventional circuit. In the figure, 10 is a substrate, 12, 13, 14 are element forming regions, 16, 23, 24, 28 are P-type regions, 17, 18, 22, 31 are n + -type regions, 19 to 21, 25 to 27. , 29 to 32, 53, 56, 58 are electrodes, 40 is a power supply terminal, and 50 is a protection element.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】PN接合を流れる電流により動作を行なうパ
イボーラ型の素子を用いて構成され、高電位側の電源端
子(40)に複数のラテラル構造のPNP型トランジスタ(T
r1,Tr2,Tr3)夫々のエミッタを接続し、該複数のラテラ
ル構造のPNP型トランジスタ(Tr1,Tr2,Tr3)夫々のコレ
クタから回路各部の素子に電源を供給するバイポーラ型
半導体集積回路において、 該複数のラテラル構造のPNPトランジスタ(Tr1,Tr2,T
r3)よりも低い降伏電圧を有するNPNトランジスタを備
えた保護素子(50)を具備し、 該保護素子(50)における該NPNトランジスタのエミッ
タ及び抵抗を有するベースを該電源端子(40)に接続
し、該NPNトランジスタのコレクタを該複数のラテラル
構造のPNPトランジスタ(Tr1,Tr2,Tr3)夫々のベースに
接続してなることを特徴とするバイポーラ型半導体集積
回路。
1. A high-potential power supply terminal (40) comprising a plurality of lateral PNP transistors (T
r 1 , Tr 2 , Tr 3 ) Bipolar type in which the respective emitters are connected and the collector of each of the plurality of lateral PNP transistors (Tr 1 , Tr 2 , Tr 3 ) supplies power to the elements in each part of the circuit In a semiconductor integrated circuit, the plurality of lateral structure PNP transistors (Tr 1 , Tr 2 , T
r 3 ) comprising a protection element (50) having an NPN transistor having a lower breakdown voltage than that of the protection element (50), and connecting a base having an emitter and a resistance of the NPN transistor in the protection element (50) to the power supply terminal (40). A bipolar semiconductor integrated circuit, wherein a collector of the NPN transistor is connected to a base of each of the plurality of lateral PNP transistors (Tr 1 , Tr 2 , Tr 3 ).
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