JP3604995B2

JP3604995B2 - Semiconductor integrated circuit with built-in bandgap circuit

Info

Publication number: JP3604995B2
Application number: JP2000091046A
Authority: JP
Inventors: 武清奥村; 智昭西
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-03-29
Filing date: 2000-03-29
Publication date: 2004-12-22
Anticipated expiration: 2020-03-29
Also published as: JP2001284532A

Description

【０００１】
【発明の属する技術分野】
本発明はバンドギャップ回路を内蔵する半導体集積回路、特に、出力端子に接続されザッピングパッドに加えられる電圧で選択的にショートされるザッピングダイオードと該ザッピングダイオードがショートすることによりショートされザッピングするザッピング抵抗を有するバンドギャップ回路を内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】
一般にレギュレータ回路は製造過程でのバラツキのため、レギュレータ出力電圧に許容値以上のバラツキを生じた。そのためレギュレータ出力電圧の変動を検出するバンドギャップ回路のトランジスタのベースに接続された複数の抵抗を選択的にダイオードでショートし前記レギュレータ出力電圧を調整するいわゆるザッツピングが行われていた。
【０００３】
図３に示すように、起動回路１は抵抗Ｒ１、ダイオードＤ１、Ｄ２及び第１、第２トランジスタＱ３、Ｑ４より構成され、制御回路２は第３、第４トランジスタＱ５、Ｑ６より構成され、バンドキャップ回路３は第５、第６、第７トランジスタＱ７、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４より構成されている。
【０００４】
今電圧源電圧Ｖａが加わると第１トランジスタＱ３が動作し第３トランジスタＱ５も動作され、出力トランジスタＱ１１を制御してレギュレータ出力端子Ａに一定のレギュレータ出力電圧Ｖｇが得られるようにしている。
【０００５】
即ち、電圧源電圧Ｖａが高くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が高くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが低下し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが低下し、該第３トランジスタＱ５のコレクタ・ベース電位を低下するので、出力トランジスタＱ１１のベース電位も低下しコレクタ・エミッタ間のインピダンスを高めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが高くなっても一定になる。
【０００６】
逆に電圧源電圧Ｖａが低くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が低くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが上昇し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが上昇し、該第３トランジスタＱ５のコレクタ・ベース電位を上昇するので、出力トランジスタＱ１１のベース電位も上昇しコレクタ・エミッタ間のインピダンスを低めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが低くなっても一定になる。
【０００７】
ところでレギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａに対して一定にしても、出力負荷変動によって変動する。しかし前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇが変動したときは、バンドギャップ回路２で調整しレギュレータ出力電圧Ｖｇを一定にする。
【０００８】
今レギュレータ出力電圧Ｖｇが低くなると、第６、第７トランジスタＱ９、Ｑ１０のベース電位が下がり、第４トランジスタＱ６のベース電位が上がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が上昇する。その結果出力トランジスタＱ１１のエミッタ電位が上がりレギュレータ出力電圧Ｖｇを一定にしている。
【０００９】
逆にレギュレータ出力電圧Ｖｇが上がったとする。この場合、第６、第７トランジスタＱ９、Ｑ１０のベース電位が上がり、第４トランジスタＱ６のベース電位が下がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が低下するため、出力トランジスタＱ１１のエミッタ電位が下がりレギュレータ出力電圧Ｖｇを一定にしている。
【００１０】
上述のようにしてレギュレータ出力電圧Ｖｇを一定にしているが、本回路を集積回路で量産化したとき製造工程のバラツキでがあるため、前記レギュレータ出力電圧は１．５Ｖ±３％程度のバラツキ幅となってしまう。しかし前記レギュレータ出力電圧Ｖｇのバラツキ幅を±１％以内に押さえる必要がある。
【００１１】
図４に示すように、従来は設計中心Ｂ点をレギュレータ出力電圧の必要とする１．５Ｖに設定し、例えば調整段階で１．５Ｖ＋１％を越える場合は、ザッピングパッドＰ１、Ｐ２、Ｐ３の何れかに高電圧を加えザッピングダイオードＤ１、Ｄ２、Ｄ３の何れかショートし、第６トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートする所謂ザッピングを行い、レギュレータ出力電圧が１．５Ｖ＋１％を越えないようにしている。
【００１２】
逆に調整段階で１．５Ｖ−１％を越える場合は、ザッピングパッドＰ４、Ｐ５、Ｐ６の何れかに高電圧を加えザッピングダイオードＤ４、Ｄ５、Ｄ６の何れかショートし、トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒｄ、Ｒｅ、Ｒｆを選択的にショートし、レギュレータ出力電圧が１．５Ｖ−１％を越えないようにしている。
【００１３】
図５に示すように、上述したバンドキャップ回路３を内蔵する半導体集積回路ではザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを島領域にそれぞれ組み込んで形成する。ここでは、ザッピング抵抗Ｒａのみを例に説明するが、他のザッピング抵抗Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆも同様である。
【００１４】
すなわち、Ｐ型の半導体基板２１上にＮ型のエピタキシャル層２２を設け、Ｐ^＋型の分離領域２３で電気的に分離した多くの島領域２４を形成する。この島領域２４の１つにザッピング抵抗Ｒａを形成する。この島領域２４の底面にはＮ^＋型の埋め込み層２５が設けられ、島領域２４表面にベース拡散で形成するＰ型の抵抗領域２６でザッピング抵抗Ｒａが形成されている。なお、他の島領域２４にはＰ型のベース領域２７、Ｎ^＋型のエミッタ領域２８、Ｎ^＋型のコレクタコンタクト領域２９でＮＰＮトランジスタが形成されている。抵抗領域２６の両端にはザッピングダイオードＤ１が接続され、一端は出力端子Ａに接続され、他端はザッピングパッドＰ１に接続されている。さらに抵抗領域２６を形成した島領域２４はどこにも接続されないで、フローティングとなっている。
【００１５】
【発明が解決しようとする課題】
従来のバンドギャップ回路を内蔵する半導体集積回路では、バンドキャップ回路３に使用するザッピング抵抗は拡散抵抗を使用するので、ザッピング抵抗の精度を上げるにはバンドギャップ回路の動作電位に吊ることが望ましい。しかしザッピングを行う際にザッピングパッドＰ１に２０Ｖと高電圧を印可されるために、Ｐ型の抵抗領域２６とＮ型の島領域２４が順方向にバイアスされて近接のＮＰＮトランジスタとＰ＋型の分離領域２３とでＰＮＰＮの寄生サイリスタ素子が形成されて、矢印で示す大きなラッチアップ電流が流れる。このためにバンドギャップ回路３の低耐圧の他の回路素子が破壊されてしまうので、ザッピング抵抗の精度を犠牲にしてザッピング抵抗を形成した島領域２４をフローティングにしなくてはならない問題点があった。
【００１６】
【課題を解決するための手段】
本発明はかかる問題点に鑑みてなされ、出力端子に接続されザッピングパッドに加えられる電圧で選択的にショートされるザッピングダイオードと該ザッピングダイオードがショートすることによりショートされザッピングするザッピング抵抗を有するバンドギャップ回路を内蔵する半導体集積回路において、バイアス回路は、電源電圧と前記バンドギャップ回路間に挿入された２個の直列接続されたダイオードと、前記電源電圧とアース間に挿入されたトランジスタ、高耐圧ダイオードおよびバイアス抵抗の直列回路とを有し、一導電型の拡散抵抗たる前記ザッピング抵抗が形成された逆導電型の島領域には、前記バイアス回路の前記高耐圧ダイオードと前記バイアス抵抗の接続点が接続され、通常動作時、前記島領域には、前記トランジスタと前記高耐圧ダイオードを介して前記電源電圧が印加されるとともに、前記バンドギャップ回路には、前記２個の前記ダイオードを介して前記電源電圧が印加され、ザッピング時、前記ザッピングパッドに加えられる電圧が前記逆導電型の前記島領域に加わると、前記高耐圧ダイオードが導通しないことにより、前記島領域と前記バンドギャップ回路とが電気的に分離される、
ことを特徴とする。
【００１７】
【発明の実施の形態】
図１および図２を参照して、本発明の実施形態を説明する。なお、図１および図２の従来と同じ構成部分は同じ符号を付して説明する。
【００１８】
図１に、本発明を適用するレギュレータ回路を示す。レギュレータ回路は起動回路１，制御回路２、バンドギャップ回路３およびバイアス回路４から構成されている。
【００１９】
起動回路１は、ベースが抵抗Ｒ１を介して電圧源電圧Ｖａ加えられると共に、ダイオードＤ１、Ｄ２でアースされた第１トランジスタＱ３を有する。前記第１トランジスタＱ３のコレクタにはベース・コレクタが接続されたトランジスタＱ１が接続され、また第１トランジスタＱ３のコレクタ・エミッタには第２トランジスタＱ４のコレクタ・エミッタが接続されており、且つ共通接続された第１トランジスタＱ３と第２トランジスタＱ４のエミッタには抵抗Ｒ２が接続されている。さらに第２トランジスタＱ４のベースはレギュレータ出力端子Ａに接続されている。
【００２０】
制御回路２は、トランジスタＱ１のベースにベースが接続されミラー回路をなすトランジスタＱ２と、該トランジスタＱ２にコレクタ・ベースが接続された第３トランジスタＱ５と、該トランジスタＱ５のエミッタとアース間にエミッタ・コレクタが接続された第４トランジスタ６とよりなる。
【００２１】
バンドギャップ回路３は、第５、第６、第７、第８トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４よりなり、前記第４トランジスタＱ６のベースは第５トランジスタＱ７のコレクタに接続され、第６トランジスタＱ８はコレクタに接続されたベースが前記第５トランジスタＱ７のベースに接続されると共に、第８トランジスタＱ１０のコレクタに接続されミラー回路を構成している。
【００２２】
前記第８トランジスタＱ１０のエミッタは抵抗Ｒ３を介して第７トランジスタＱ９のエミッタに接続されると共に抵抗Ｒ４を経てアースされている。Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆはレギュレータ出力端子Ａに直列接続されたザッピング抵抗で、ザッピング抵抗Ｒｃ、Ｒｄとの接続点は前記第７、第８トランジスタＱ９、Ｑ１０のベースに接続され、さらにザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆには並列にザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６が接続されている。
【００２３】
ザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６にはそれぞれザッピングパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６が接続されており、ザッピングパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６に高電圧を加えるとザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６がショートして、ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを選択的にショートできるようにしている。
【００２４】
本発明の特徴はバイアス回路４にある。バイアス回路４は電圧源電圧Ｖａとバンドギャップ回路３間に挿入された低電流源５とベースコレクタを接続した２個の直列接続したトランジスタＱ１２、Ｑ１３と、電圧源電圧Ｖａとアース間に挿入されたベースを低電流源５とトランジスタＱ１２の接続点に接続された低耐圧のトランジスタＱ１４、高耐圧ダイオードＤＨおよびバイアス抵抗Ｒ８とで構成されている。そして高耐圧ダイオードＤＨおよびバイアス抵抗Ｒ８の接続点Ｘがザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆの島領域を吊っている。図１ではこれを表現する上で、ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆにコンデンサを付加するように示した。
【００２５】
図２に示すように、上述したバンドキャップ回路３を内蔵する半導体集積回路ではザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを島領域にそれぞれ組み込んで形成する。ここでは、ザッピング抵抗Ｒａのみを例に説明するが、他のザッピング抵抗Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆも同様である。
【００２６】
すなわち、Ｐ型の半導体基板２１上にＮ型のエピタキシャル層２２を設け、Ｐ^＋型の分離領域２３で電気的に分離した多くの島領域２４を形成する。この島領域２４の１つにザッピング抵抗Ｒａを形成する。この島領域２４の底面にはＮ^＋型の埋め込み層２５が設けられ、島領域２４表面にベース拡散で形成するＰ型の抵抗領域２６でザッピング抵抗Ｒａが形成されている。なお、他の島領域２４にはＰ型のベース領域２７、Ｎ^＋型のエミッタ領域２８、Ｎ^＋型のコレクタコンタクト領域２９でＮＰＮトランジスタが形成されている。抵抗領域２６の両端にはザッピングダイオードＤ１が接続され、一端は出力端子Ａに接続され、他端はザッピングパッドＰ１に接続されている。さらに抵抗領域２６を形成した島領域２４はバイアス回路４のノードＸに接続されている。
【００２７】
従って、ザッピングを行う際にザッピングパッドＰ１に２０Ｖと高電圧を印可すると、Ｐ型の抵抗領域２６にザッピングの高電圧が順方向に接続されたＮ型の島領域２４にも加わる。しかし高耐圧ダイオードＤＨが逆バイアスされて導通せず、バンドキャップ回路３の電源電位とは分離される。このためにバンドキャップ回路３の低耐圧のトランジスタをザッピングの高電圧で破壊されることはない。
また、ザッピングを行う際にバンドキャップ回路３と抵抗領域２６を形成した島領域２４とは高耐圧ダイオードＤＨで電気的に分離されるので、近接したバンドキャップ回路３を構成するＮＰＮトランジスタとでＰＮＰＮの寄生サイリスタ素子が形成されて、大きなラッチアップ電流が流れることもない。
【００２８】
通常動作時は、トランジスタＱ１４および高耐圧ダイオードＤＨを介して抵抗領域２６を形成した島領域２４は吊られるので、バンドキャップ回路３が電圧源電圧Ｖａからベースコレクタを接続した２個の直列接続したトランジスタＱ１２、Ｑ１３を介して電源電位が供給されるので、バンドキャップ回路３の電源電位も
ノードＸの電位も電圧源電圧Ｖａからちょうど２つのベースエミッタＶ_ＢＥを差し引いた電位となる。これは島領域２４がちょうどバンドキャップ回路３の電源電位と等しいことを意味し、バンドキャップ回路３に使用するザッピング抵抗の精度を上げることができる。
【００２９】
次に動作について説明する。
【００３０】
今電圧源電圧Ｖａが加わると第１トランジスタＱ３が動作し第３トランジスタＱ５も動作され、出力トランジスタＱ１１を制御してレギュレータ出力端子Ａに一定のレギュレータ出力電圧Ｖｇが得られるようにしている。
【００３１】
即ち、電圧源電圧Ｖａが高くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が高くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが低下し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが低下し、該第３トランジスタＱ５のコレクタ・ベース電位を低下するので、出力トランジスタＱ１１のベース電位も低下しコレクタ・エミッタ間のインピダンスを高めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが高くなっても一定になる。
【００３２】
逆に電圧源電圧Ｖａが低くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が低くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが上昇し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが上昇し、該第３トランジスタＱ５のコレクタ・ベース電位を上昇するので、出力トランジスタＱ１１のベース電位も上昇しコレクタ・エミッタ間のインピダンスを低めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが低くなっても一定になる。
【００３３】
ところでレギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａに対して一定にしても、出力負荷変動によって変動する。しかし前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇが変動したときは、バンドギャップ回路２で調整しレギュレータ出力電圧Ｖｇを一定にする。
【００３４】
今レギュレータ出力電圧Ｖｇが低くなると、第６、第７トランジスタＱ９、Ｑ１０のベース電位が下がり、第４トランジスタＱ６のベース電位が上がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が上昇する。その結果出力トランジスタＱ１１のエミッタ電位が上がりレギュレータ出力電圧Ｖｇを一定にしている。
【００３５】
逆にレギュレータ出力電圧Ｖｇが上がったとする。この場合、第６、第７トランジスタＱ９、Ｑ１０のベース電位が上がり、第４トランジスタＱ６のベース電位が下がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が低下するため、出力トランジスタＱ１１のエミッタ電位が下がりレギュレータ出力電圧Ｖｇを一定にしている。
【００３６】
上述のようにしてレギュレータ出力電圧Ｖｇを一定にしているが、本回路を集積回路で量産化したとき製造工程のバラツキでがあるため、前記レギュレータ出力電圧は１．５Ｖ±３％程度のバラツキ幅となってしまう。しかし前記レギュレータ出力電圧Ｖｇのバラツキ幅を±１％以内に押さえる必要がある。
【００３７】
図４に示すように、従来は設計中心Ｂ点をレギュレータ出力電圧の必要とする１．５Ｖに設定し、例えば調整段階で１．５Ｖ＋１％を越える場合は、ザッピングパッドＰ１、Ｐ２、Ｐ３の何れかに高電圧を加えザッピングダイオードＤ１、Ｄ２、Ｄ３の何れかショートし、第６トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートする所謂ザッピングを行い、レギュレータ出力電圧が１．５Ｖ＋１％を越えないようにしている。
【００３８】
逆に調整段階で１．５Ｖ−１％を越える場合は、ザッピングパッドＰ４、Ｐ５、Ｐ６の何れかに高電圧を加えザッピングダイオードＤ４、Ｄ５、Ｄ６の何れかショートし、トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒｄ、Ｒｅ、Ｒｆを選択的にショートし、レギュレータ出力電圧が１．５Ｖ−１％を越えないようにしている。
【００３９】
【発明の効果】
本発明によれば、ザッピング抵抗を形成する島領域を電源電圧とアース間に接続された高耐圧ダイオードとバイアス抵抗で構成されるバイアス回路の高耐圧ダイオードとバイアス抵抗の接続点の電位を印可し、通常動作時は島領域にザッピングを印可し、ザッピング時は高耐圧ダイオードにより島領域とバンドギャップ回路とを切り離すことにより、ザッピング時にはザッピングの低耐圧の回路素子をザッピングの高電圧から保護し、さらに寄生効果も防止できる。また通常動作時は、ザッピング抵抗を設けた島領域をバンドギャップ回路の電源電位と同じに吊れるので、精度の高いザッピング抵抗を実現できる。
【図面の簡単な説明】
【図１】本発明を適用するバンドギャップ回路を有するレギュレータ回路を説明する回路図である。
【図２】本発明のバンドギャップ回路を内蔵する半導体集積回路を説明する断面図である。
【図３】従来のバンドギャップ回路を有するレギュレータ回路を説明する回路図である。
【図４】従来のレギュレータ電圧の初期値設定を説明する波形図である。
【図５】従来のバンドギャップ回路を内蔵する半導体集積回路を説明する断面図である。
【符号の説明】
１起動回路
２制御回路
３バンドギャップ回路
４バイアス回路
５低電流源
Ｑ３第１トランジスタ
Ｑ４第２トランジスタ
Ｑ５第３トランジスタ
Ｑ６第４トランジスタ
Ｑ７第５トランジスタ
Ｑ８第６トランジスタ
Ｑ９第７トランジスタ
Ｑ１０第８トランジスタ
Ｑ１１出力トランジスタ
Ｑ１２、Ｑ１３、Ｑ１４ダイオード
ＤＨ高耐圧ダイオード
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６ザッピングパッド
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６ザッピングダイオード
Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆザッピング抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a built-in band gap circuit, and more particularly, to a zapping diode connected to an output terminal and selectively shorted by a voltage applied to a zapping pad, and a zapping resistor shorted and zapped by shorting the zapping diode. The present invention relates to a semiconductor integrated circuit having a built-in band gap circuit.
[0002]
[Prior art]
In general, due to variations in a manufacturing process of a regulator circuit, variations in an output voltage of a regulator exceed an allowable value. Therefore, so-called Zapping has been performed in which a plurality of resistors connected to the base of a transistor of a bandgap circuit for detecting a change in the regulator output voltage are selectively short-circuited by a diode to adjust the regulator output voltage.
[0003]
As shown in FIG. 3, the starting circuit 1 includes a resistor R1, diodes D1 and D2, and first and second transistors Q3 and Q4. The control circuit 2 includes third and fourth transistors Q5 and Q6. The cap circuit 3 includes fifth, sixth, and seventh transistors Q7, Q9, Q10 and resistors R3, R4.
[0004]
When the voltage source voltage Va is applied, the first transistor Q3 is operated and the third transistor Q5 is also operated, and the output transistor Q11 is controlled so that a constant regulator output voltage Vg is obtained at the regulator output terminal A.
[0005]
That is, when the voltage source voltage Va increases, the base potentials of the first and second transistors Q3 and Q4 of the starting circuit 1 increase, and the impedances of the emitters and collectors of the first and second transistors Q3 and Q4 decrease. 1, the base of the third transistor Q5, which is mirror-connected to the second transistors Q3 and Q4, drops and the collector-base potential of the third transistor Q5 drops, so that the base potential of the output transistor Q11 also drops and the collector-emitter Therefore, the regulator output voltage Vg of the regulator output terminal A becomes constant even when the voltage source voltage Va increases.
[0006]
Conversely, when the voltage source voltage Va decreases, the base potentials of the first and second transistors Q3 and Q4 of the starting circuit 1 decrease, and the impedances of the emitters and collectors of the first and second transistors Q3 and Q4 increase. 1. Since the base of the third transistor Q5, which is mirror-connected to the second transistors Q3 and Q4, rises and the collector-base potential of the third transistor Q5 rises, the base potential of the output transistor Q11 also rises and the collector-emitter rises. Since the impedance of the regulator output terminal A is reduced, the regulator output voltage Vg at the regulator output terminal A becomes constant even when the voltage source voltage Va decreases.
[0007]
By the way, even if the regulator output voltage Vg of the regulator output terminal A is constant with respect to the voltage source voltage Va, it fluctuates due to output load fluctuation. However, when the regulator output voltage Vg of the regulator output terminal A fluctuates, the regulator output voltage Vg is adjusted by the bandgap circuit 2 to make the regulator output voltage Vg constant.
[0008]
Now, when the regulator output voltage Vg decreases, the base potential of the sixth and seventh transistors Q9 and Q10 decreases, the base potential of the fourth transistor Q6 increases, and the base potential of the emitter of the fourth transistor Q6 and the base potential of the third transistor Q5 increase. I do. As a result, the emitter potential of the output transistor Q11 rises to keep the regulator output voltage Vg constant.
[0009]
Conversely, it is assumed that the regulator output voltage Vg has risen. In this case, the base potential of the sixth and seventh transistors Q9 and Q10 increases, the base potential of the fourth transistor Q6 decreases, and the emitter potential of the fourth transistor Q6 and the base potential of the third transistor Q5 decrease. , The regulator output voltage Vg is kept constant.
[0010]
Although the regulator output voltage Vg is kept constant as described above, there is a variation in the manufacturing process when this circuit is mass-produced by an integrated circuit. Therefore, the regulator output voltage has a variation width of about 1.5 V ± 3%. Will be. However, it is necessary to keep the variation width of the regulator output voltage Vg within ± 1%.
[0011]
As shown in FIG. 4, conventionally, the design center point B is set to 1.5 V required for the regulator output voltage. For example, when the voltage exceeds 1.5 V + 1% in the adjustment stage, any of the zapping pads P1, P2, and P3 is used. A so-called zapping is performed in which a high voltage is applied to short-circuit one of the zapping diodes D1, D2, and D3 and selectively short-circuit the zapping resistors Ra, Rb, and Rc connected to the base of the sixth transistor Q10. Does not exceed 1.5 V + 1%.
[0012]
Conversely, if the voltage exceeds 1.5 V-1% in the adjustment stage, a high voltage is applied to any of the zapping pads P4, P5, and P6 to short-circuit any of the zapping diodes D4, D5, and D6 and connect to the base of the transistor Q10. The zapping resistors Rd, Re, and Rf are selectively short-circuited so that the regulator output voltage does not exceed 1.5 V-1%.
[0013]
As shown in FIG. 5, in a semiconductor integrated circuit incorporating the above-described band cap circuit 3, the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf are formed by being incorporated in island regions, respectively. Here, only the zapping resistor Ra will be described as an example, but the same applies to the other zapping resistors Rb, Rc, Rd, Re, and Rf.
[0014]
That is, an N-type epitaxial layer 22 is provided on a P-type semiconductor substrate 21, and many island regions 24 electrically separated by a P ⁺ -type isolation region 23 are formed. A zapping resistor Ra is formed in one of the island regions 24. An N ⁺ type buried layer 25 is provided on the bottom surface of the island region 24, and a zapping resistor Ra is formed on the surface of the island region 24 by a P type resistance region 26 formed by base diffusion. An NPN transistor is formed in the other island region 24 with a P-type base region 27, an N ⁺ -type emitter region 28, and an N ⁺ -type collector contact region 29. A zapping diode D1 is connected to both ends of the resistance region 26, one end is connected to the output terminal A, and the other end is connected to the zapping pad P1. Furthermore, the island region 24 in which the resistance region 26 is formed is not connected to anywhere and is in a floating state.
[0015]
[Problems to be solved by the invention]
In a conventional semiconductor integrated circuit having a built-in bandgap circuit, the zapping resistor used in the bandgap circuit 3 uses a diffusion resistor. Therefore, it is desirable to suspend the bandgap circuit at the operating potential of the bandgap circuit in order to improve the accuracy of the zapping resistor. However, since a high voltage of 20 V is applied to the zapping pad P1 during the zapping, the P-type resistance region 26 and the N-type island region 24 are biased in the forward direction to separate the adjacent NPN transistor from the P + type. A PNPN parasitic thyristor element is formed with the region 23, and a large latch-up current indicated by an arrow flows. For this reason, other circuit elements having a low withstand voltage of the bandgap circuit 3 are destroyed. Therefore, there is a problem that the island region 24 where the zapping resistor is formed must be floated at the expense of the accuracy of the zapping resistor. .
[0016]
[Means for Solving the Problems]
The present invention has been made in view of such a problem, and has a zapping diode connected to an output terminal and selectively shorted by a voltage applied to a zapping pad, and a band gap having a zapping resistor that is shorted and zapped by the zapping diode being shorted. In a semiconductor integrated circuit incorporating a circuit, a bias circuit includes two series-connected diodes inserted between a power supply voltage and the bandgap circuit, a transistor inserted between the power supply voltage and the ground, And a series circuit of a bias resistor, and a connection point between the high withstand voltage diode and the bias resistor of the bias circuit is provided in the island region of the opposite conductivity type in which the zapping resistor as a diffusion resistor of one conductivity type is formed. Connected, and during normal operation, the And the power supply voltage is applied to the bandgap circuit via the two diodes, and is applied to the zapping pad during zapping. When a voltage is applied to the island region of the opposite conductivity type, the island region and the band gap circuit are electrically separated by the non-conduction of the high voltage diode,
It is characterized by the following.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to FIGS. 1 and 2 are denoted by the same reference numerals and described.
[0018]
FIG. 1 shows a regulator circuit to which the present invention is applied. The regulator circuit includes a start circuit 1, a control circuit 2, a band gap circuit 3, and a bias circuit 4.
[0019]
The starting circuit 1 has a first transistor Q3 whose base is applied with a voltage source voltage Va via a resistor R1, and which is grounded by diodes D1 and D2. The collector of the first transistor Q3 is connected to a transistor Q1 whose base and collector are connected. The collector and emitter of the first transistor Q3 are connected to the collector and emitter of a second transistor Q4. A resistor R2 is connected to the emitters of the first transistor Q3 and the second transistor Q4. Further, the base of the second transistor Q4 is connected to the regulator output terminal A.
[0020]
The control circuit 2 includes a transistor Q2 having a base connected to the base of the transistor Q1 to form a mirror circuit, a third transistor Q5 having a collector and a base connected to the transistor Q2, and an emitter and a transistor connected between the emitter of the transistor Q5 and the ground. The fourth transistor 6 has a collector connected thereto.
[0021]
The bandgap circuit 3 includes fifth, sixth, seventh, and eighth transistors Q7, Q8, Q9, Q10 and resistors R3, R4. The base of the fourth transistor Q6 is connected to the collector of the fifth transistor Q7. The base of the sixth transistor Q8 connected to the collector is connected to the base of the fifth transistor Q7, and is connected to the collector of the eighth transistor Q10 to form a mirror circuit.
[0022]
The emitter of the eighth transistor Q10 is connected to the emitter of the seventh transistor Q9 via a resistor R3 and grounded via a resistor R4. Ra, Rb, Rc, Rd, Re, and Rf are zapping resistors connected in series to the regulator output terminal A, and the connection points with the zapping resistors Rc and Rd are connected to the bases of the seventh and eighth transistors Q9 and Q10. Further, zapping diodes D1, D2, D3, D4, D5, and D6 are connected in parallel to the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf.
[0023]
The zapping diodes D1, D2, D3, D4, D5, and D6 are connected to zapping pads P1, P2, P3, P4, P5, and P6, respectively, and the zapping pads P1, P2, P3, P4, P5, and P6 are connected to the high level. When a voltage is applied, the zapping diodes D1, D2, D3, D4, D5, and D6 are short-circuited, and the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf can be selectively short-circuited.
[0024]
The feature of the present invention resides in the bias circuit 4. The bias circuit 4 is inserted between the voltage source voltage Va and the ground, and two series-connected transistors Q12 and Q13 connecting the low current source 5 and the base collector inserted between the voltage source voltage Va and the band gap circuit 3. The base is composed of a low voltage transistor Q14, a high voltage diode DH and a bias resistor R8 connected to the connection point between the low current source 5 and the transistor Q12. A connection point X between the high-breakdown-voltage diode DH and the bias resistor R8 suspends the island regions of the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf. In order to express this, FIG. 1 shows that a capacitor is added to the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf.
[0025]
As shown in FIG. 2, in the semiconductor integrated circuit having the above-described band cap circuit 3, the zapping resistors Ra, Rb, Rc, Rd, Re, and Rf are formed by being incorporated in the island regions, respectively. Here, only the zapping resistor Ra will be described as an example, but the same applies to the other zapping resistors Rb, Rc, Rd, Re, and Rf.
[0026]
That is, an N-type epitaxial layer 22 is provided on a P-type semiconductor substrate 21, and many island regions 24 electrically separated by a P ⁺ -type isolation region 23 are formed. A zapping resistor Ra is formed in one of the island regions 24. An N ⁺ type buried layer 25 is provided on the bottom surface of the island region 24, and a zapping resistor Ra is formed on the surface of the island region 24 by a P type resistance region 26 formed by base diffusion. An NPN transistor is formed in the other island region 24 with a P-type base region 27, an N ⁺ -type emitter region 28, and an N ⁺ -type collector contact region 29. A zapping diode D1 is connected to both ends of the resistance region 26, one end is connected to the output terminal A, and the other end is connected to the zapping pad P1. Further, the island region 24 in which the resistance region 26 is formed is connected to the node X of the bias circuit 4.
[0027]
Therefore, when a high voltage of 20 V is applied to the zapping pad P1 during zapping, the high voltage of zapping is also applied to the N-type island region 24 in which the high voltage of zapping is connected to the P-type resistance region 26 in the forward direction. However, the high voltage diode DH is reversely biased and does not conduct, and is separated from the power supply potential of the band cap circuit 3. Therefore, the low breakdown voltage transistor of the band cap circuit 3 is not destroyed by the high voltage of zapping.
In addition, since the band cap circuit 3 and the island region 24 in which the resistance region 26 is formed are electrically separated by the high breakdown voltage diode DH when zapping is performed, the PNPN transistor and the NPN transistor forming the adjacent band cap circuit 3 are used. No parasitic thyristor element is formed, and no large latch-up current flows.
[0028]
During normal operation, the island region 24 in which the resistance region 26 is formed is suspended via the transistor Q14 and the high-breakdown-voltage diode DH. Therefore, the band-cap circuit 3 is connected in series with the voltage source voltage Va and the two base collectors connected to each other. since the power supply potential via the transistor Q12, Q13 is supplied, the power supply potential of nodes X potential of bandgap circuit 3 is also a potential just subtracting the two base-emitter V _bE from the voltage source voltage Va. This means that the island region 24 is exactly equal to the power supply potential of the bandgap circuit 3, and the accuracy of the zapping resistor used for the bandgap circuit 3 can be improved.
[0029]
Next, the operation will be described.
[0030]
When the voltage source voltage Va is applied, the first transistor Q3 is operated and the third transistor Q5 is also operated, and the output transistor Q11 is controlled so that a constant regulator output voltage Vg is obtained at the regulator output terminal A.
[0031]
That is, when the voltage source voltage Va increases, the base potentials of the first and second transistors Q3 and Q4 of the starting circuit 1 increase, and the impedances of the emitters and collectors of the first and second transistors Q3 and Q4 decrease. 1, the base of the third transistor Q5, which is mirror-connected to the second transistors Q3 and Q4, drops and the collector-base potential of the third transistor Q5 drops, so that the base potential of the output transistor Q11 also drops and the collector-emitter Therefore, the regulator output voltage Vg of the regulator output terminal A becomes constant even when the voltage source voltage Va increases.
[0032]
Conversely, when the voltage source voltage Va decreases, the base potentials of the first and second transistors Q3 and Q4 of the starting circuit 1 decrease, and the impedances of the emitters and collectors of the first and second transistors Q3 and Q4 increase. 1. Since the base of the third transistor Q5, which is mirror-connected to the second transistors Q3 and Q4, rises and the collector-base potential of the third transistor Q5 rises, the base potential of the output transistor Q11 also rises and the collector-emitter rises. Since the impedance of the regulator output terminal A is reduced, the regulator output voltage Vg at the regulator output terminal A becomes constant even when the voltage source voltage Va decreases.
[0033]
By the way, even if the regulator output voltage Vg of the regulator output terminal A is constant with respect to the voltage source voltage Va, it fluctuates due to output load fluctuation. However, when the regulator output voltage Vg of the regulator output terminal A fluctuates, the regulator output voltage Vg is adjusted by the bandgap circuit 2 to make the regulator output voltage Vg constant.
[0034]
Now, when the regulator output voltage Vg decreases, the base potential of the sixth and seventh transistors Q9 and Q10 decreases, the base potential of the fourth transistor Q6 increases, and the base potential of the emitter of the fourth transistor Q6 and the base potential of the third transistor Q5 increase. I do. As a result, the emitter potential of the output transistor Q11 rises to keep the regulator output voltage Vg constant.
[0035]
Conversely, it is assumed that the regulator output voltage Vg has risen. In this case, the base potential of the sixth and seventh transistors Q9 and Q10 increases, the base potential of the fourth transistor Q6 decreases, and the emitter potential of the fourth transistor Q6 and the base potential of the third transistor Q5 decrease. , The regulator output voltage Vg is kept constant.
[0036]
Although the regulator output voltage Vg is kept constant as described above, there is a variation in the manufacturing process when this circuit is mass-produced as an integrated circuit. Therefore, the regulator output voltage has a variation width of about 1.5 V ± 3%. Will be. However, it is necessary to keep the variation width of the regulator output voltage Vg within ± 1%.
[0037]
As shown in FIG. 4, conventionally, the design center point B is set to 1.5 V required for the regulator output voltage. For example, when the voltage exceeds 1.5 V + 1% in the adjustment stage, any of the zapping pads P1, P2, and P3 is used. A so-called zapping is performed in which a high voltage is applied to short-circuit one of the zapping diodes D1, D2, and D3 and selectively short-circuit the zapping resistors Ra, Rb, and Rc connected to the base of the sixth transistor Q10. Does not exceed 1.5 V + 1%.
[0038]
Conversely, if the voltage exceeds 1.5 V-1% in the adjustment stage, a high voltage is applied to any of the zapping pads P4, P5, and P6 to short-circuit any of the zapping diodes D4, D5, and D6 and connect to the base of the transistor Q10. The zapping resistors Rd, Re, and Rf are selectively short-circuited so that the regulator output voltage does not exceed 1.5 V-1%.
[0039]
【The invention's effect】
According to the present invention, the potential of the connection point between the high withstand voltage diode and the bias resistor of the bias circuit composed of the high withstand voltage diode and the bias resistor connected between the power supply voltage and the ground is applied to the island region forming the zapping resistor. During normal operation, zapping is applied to the island area, and at the time of zapping, the island area is separated from the band gap circuit by a high voltage diode, thereby protecting the zapping low voltage circuit element from the high voltage of zapping at the time of zapping. Further, a parasitic effect can be prevented. Also, during normal operation, the island region provided with the zapping resistor is suspended at the same level as the power supply potential of the bandgap circuit, so that a highly accurate zapping resistor can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a regulator circuit having a band gap circuit to which the present invention is applied.
FIG. 2 is a cross-sectional view illustrating a semiconductor integrated circuit including a bandgap circuit according to the present invention.
FIG. 3 is a circuit diagram illustrating a regulator circuit having a conventional band gap circuit.
FIG. 4 is a waveform diagram illustrating a conventional setting of an initial value of a regulator voltage.
FIG. 5 is a cross-sectional view illustrating a conventional semiconductor integrated circuit incorporating a bandgap circuit.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 start circuit 2 control circuit 3 band gap circuit 4 bias circuit 5 low current source Q3 first transistor Q4 second transistor Q5 third transistor Q6 fourth transistor Q7 fifth transistor Q8 sixth transistor Q9 seventh transistor Q10 eighth transistor Q11 Output transistors Q12, Q13, Q14 Diode DH High voltage diodes P1, P2, P3, P4, P5, P6 Zapping pads D1, D2, D3, D4, D5, D6 Zapping diodes Ra, Rb, Rc, Rd, Re, Rf Zapping resistance

Claims

In a semiconductor integrated circuit having a built-in band gap circuit having a zapping diode connected to an output terminal and selectively short-circuited by a voltage applied to a zapping pad and a zapping resistor that is short-circuited and zapped by short-circuiting the zapping diode,
The bias circuit has two series-connected diodes inserted between a power supply voltage and the bandgap circuit, and a series circuit of a transistor, a high voltage diode, and a bias resistor inserted between the power supply voltage and the ground. And
A connection point between the high withstand voltage diode and the bias resistor of the bias circuit is connected to the island region of the opposite conductivity type where the zapping resistor, which is a diffusion resistor of one conductivity type, is formed,
During normal operation, the power supply voltage is applied to the island region via the transistor and the high-voltage diode, and the power supply voltage is applied to the bandgap circuit via the two diodes. And
At the time of zapping, when a voltage applied to the zapping pad is applied to the island region of the opposite conductivity type, the high breakdown voltage diode does not conduct, whereby the island region and the band gap circuit are electrically separated.
A semiconductor integrated circuit having a built-in band gap circuit.