JP2617402B2 - Semiconductor device, electronic circuit device, and manufacturing method thereof - Google Patents

Semiconductor device, electronic circuit device, and manufacturing method thereof

Info

Publication number
JP2617402B2
JP2617402B2 JP24275392A JP24275392A JP2617402B2 JP 2617402 B2 JP2617402 B2 JP 2617402B2 JP 24275392 A JP24275392 A JP 24275392A JP 24275392 A JP24275392 A JP 24275392A JP 2617402 B2 JP2617402 B2 JP 2617402B2
Authority
JP
Japan
Prior art keywords
resin
sealing resin
main surface
insulating substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP24275392A
Other languages
Japanese (ja)
Other versions
JPH0661417A (en
Inventor
真一 矢谷
泰男 長谷川
哲生 塚本
正文 桑原
春雄 二ノ宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Origin Electric Co Ltd
Original Assignee
Origin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Origin Electric Co Ltd filed Critical Origin Electric Co Ltd
Priority to JP24275392A priority Critical patent/JP2617402B2/en
Publication of JPH0661417A publication Critical patent/JPH0661417A/en
Application granted granted Critical
Publication of JP2617402B2 publication Critical patent/JP2617402B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】 本発明は、電気絶縁性基板の導
電パターンに固着された半導体素子を樹脂封止してなる
小型、軽量、薄型で表面実装に適した半導体装置、電子
回路装置、およびそれらの製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, an electronic circuit device, and a small, lightweight, thin, and suitable for surface mounting, in which a semiconductor element fixed to a conductive pattern of an electrically insulating substrate is resin-sealed. It relates to a method for producing them.

【0002】[0002]

【従来の技術】 一般にコンバータ電源機器などは、ま
すます小形化が要求され、表面実装法によるオンボード
電源(以下OBPと言う)などの開発が進められてい
る。しかし、大容量のコンバータを小形化のOBPとす
るには、これらに使用される一部の半導体部品は大き過
ぎるために全体を小形化できない欠点が生じている。特
に比較的容量の大きいショットキーバリアダイオード、
バイポーラトランジスタ、MOSFETなどの半導体部
品は、半導体素子からの発熱が大きいので、金属製ヒー
トシンクと外部リードを同時にトランスファーモールド
して放熱効果を大ならしめている。しかしそのために部
品が大きな形状となってしまい、基板に搭載して全体を
小形化にすることが難しい。
2. Description of the Related Art In general, converter power supply equipment and the like are required to be further reduced in size, and development of an on-board power supply (hereinafter referred to as OBP) by a surface mounting method is being advanced. However, in order to convert a large-capacity converter into a small-sized OBP, there is a disadvantage that some of the semiconductor components used therein are too large and cannot be reduced in size as a whole. Especially a relatively large Schottky barrier diode,
Semiconductor components such as bipolar transistors and MOSFETs generate a large amount of heat from semiconductor elements. Therefore, a metal heat sink and external leads are simultaneously transfer-molded to enhance the heat radiation effect. However, for this reason, the components have a large shape, and it is difficult to mount the components on a substrate to reduce the overall size.

【0003】 これらのショットキーバリアダイオー
ド、バイポーラトランジスタ、MOSFETなどの半導
体部品のベアチップである半導体素子をそのまま基板に
搭載し、ボンディングしてモールドすることができれば
小形化には最適であるが、大容量の半導体素子の場合に
は熱衝撃性、耐湿性などの信頼性が不充分で検討の余地
がある。また、多くの回路部品が樹脂封止された表面実
装部品で、一部分がベアチップである場合には分けて搭
載し、異なる工程で処理する必要があり、高価な専用装
置が必要で製造工数が増大し、コストアップになるとい
う欠点がある。
A semiconductor element, which is a bare chip of semiconductor parts such as a Schottky barrier diode, a bipolar transistor, and a MOSFET, can be mounted on a substrate as it is and bonded and molded. In the case of the semiconductor device described above, the reliability such as thermal shock resistance and moisture resistance is insufficient and there is room for study. In addition, many circuit components are surface-mounted components that are resin-encapsulated. If a part is a bare chip, it must be mounted separately and processed in different processes, requiring expensive dedicated equipment and increasing the number of manufacturing steps. However, there is a disadvantage that the cost is increased.

【0004】 上記半導体素子を放熱性の良いアルミナ
基板などに半田付けし、別に電極パッドなどとの間を金
属線でワイヤボンディングし、その後封止用樹脂を滴下
して封止した半導体素子を搭載する方法もある。この基
板は裏面がバイアホールで導通した電極になっており小
形化に適している。しかしこれらの封止樹脂硬化物は表
面が凸レンズ状にモールドされ、フラットな形状でない
ので、減圧吸引による自動搭載ができない欠点がある。
[0004] The above semiconductor element is soldered to an alumina substrate or the like having good heat dissipation, a wire bonding is separately performed between the electrode element and the like with a metal wire, and then a sealing element is sealed by dropping a sealing resin. There is also a way to do it. The back surface of the substrate is an electrode which is electrically connected by via holes, and is suitable for miniaturization. However, since these sealing resin cured products are molded into a convex lens surface and are not flat, there is a disadvantage that automatic mounting by vacuum suction is not possible.

【0005】 このように表面実装に使用する電子部品
は、品質面の向上はもとより、小型、薄型、軽量、低コ
ストなどが要求されている。一般にコンデンサ、抵抗、
コイル、トランス、IC、ダイオード、トランジスタな
どの回路部品は基板に搭載され易い形状に設計されてお
り、回路部品を高速で自動挿入機械を用いて表面実装す
る製造方法へと移行している。この方法は基板の導電パ
ターンの所定位置にクリームハンダを塗布し、そこへ回
路部品を搭載して仮接着し、リフロー加熱処理などによ
りハンダ付けを行うものである。表面実装法において
は、回路部品を減圧で吸引し搭載するので必然的に形状
は軽量で、かつ表面がフラットであることが好ましく、
外装は品質保持のため、電気絶縁性の優れたエポキシ樹
脂などを用い、トランスファーモールド法などで量産さ
れる。
As described above, electronic components used for surface mounting are required to be small, thin, lightweight, low-cost, and the like, in addition to quality improvement. Generally, capacitors, resistors,
Circuit components such as coils, transformers, ICs, diodes, and transistors are designed in a shape that can be easily mounted on a substrate, and a transition has been made to a manufacturing method in which circuit components are surface-mounted at high speed using an automatic insertion machine. According to this method, cream solder is applied to a predetermined position of a conductive pattern on a substrate, circuit components are mounted thereon and temporarily bonded, and soldering is performed by reflow heat treatment or the like. In the surface mounting method, since the circuit components are suctioned and mounted under reduced pressure, the shape is inevitably lightweight, and the surface is preferably flat,
The exterior is mass-produced by transfer molding or the like using epoxy resin or the like with excellent electrical insulation properties to maintain quality.

【0006】 図10により一般的なリード線タイプの
表面実装型半導体装置について説明すると、先端部分が
平坦面を形成するよう曲げられた一対のリード電極5
0、51の一方の平坦面に半導体素子52がハンダ付け
され、その半導体素子52は内部リード端子53により
他方のリード電極51に接続されており、リード電極5
0、51の平坦部と半導体素子52は封止樹脂54でモ
ールドされている。
A general lead wire type surface mount type semiconductor device will be described with reference to FIG. 10. A pair of lead electrodes 5 whose front end portions are bent to form a flat surface is described.
A semiconductor element 52 is soldered to one of the flat surfaces 0, 51, and the semiconductor element 52 is connected to the other lead electrode 51 by an internal lead terminal 53.
The flat portions 0 and 51 and the semiconductor element 52 are molded with a sealing resin 54.

【0007】 また、小形・薄型化や省力化、工程削減
のため、ベアチップやフリップチップを基板の導電パタ
ーン上にダイボンディング法などで直接搭載して接着
し、必要に応じて電極や配線パターンを含む導電パター
ンにボンディングを行い、絶縁性の良好なエポキシ樹脂
を滴下しコーティングする方法もある。この例として特
開昭62−208652号公報に記載されたものがあ
る。これは図11に示されているように、先ず基板61
にダイボンド材62を用いて半導体素子63を接着し、
金属細線63により電気接続を行い、その後ダム65の
上に鋳型部材66をあてがい、ダム65の溝64からパ
ッケージ内に封止樹脂67を注入する。そして封止樹脂
67の硬化後、鋳型部材66を除去し、樹脂封止した半
導体装置を得る。
Further, in order to reduce the size and thickness, save labor, and reduce the number of processes, a bare chip or flip chip is directly mounted on a conductive pattern of a substrate by a die bonding method or the like, and the electrodes and wiring patterns are formed as necessary. There is also a method in which bonding is performed on a conductive pattern including the resin, and an epoxy resin having good insulating properties is dropped and coated. An example of this is described in JP-A-62-208652. As shown in FIG.
A semiconductor element 63 is bonded using a die bond material 62,
Electrical connection is made by the thin metal wires 63, and then a mold member 66 is applied on the dam 65, and a sealing resin 67 is injected into the package from the groove 64 of the dam 65. After the curing of the sealing resin 67, the mold member 66 is removed to obtain a resin-sealed semiconductor device.

【0008】[0008]

【発明が解決しようとする課題】 しかし、図10の半
導体装置の場合には一対のリード電極50、51がコの
字状に曲げられているので、薄型化という点で大きな難
点があり、また一対のリード電極50、51の一部分を
含めて一つ一つ順次トランスファーモールドしなければ
ならないので、特別のトランスファーモールド装置が必
要であり、しかも量産化が難しい。さらに一対のリード
電極50、51をコの字状に曲げて使用しているので、
小型化も難しい。
However, in the case of the semiconductor device shown in FIG. 10, since the pair of lead electrodes 50 and 51 are bent in a U-shape, there is a great difficulty in reducing the thickness. Since transfer molding must be sequentially performed one by one including a part of the pair of lead electrodes 50 and 51, a special transfer molding device is required, and mass production is difficult. Further, since the pair of lead electrodes 50 and 51 are used by being bent in a U-shape,
Downsizing is also difficult.

【0009】 次に図11に示したものの場合には、上
面の平坦な樹脂封止を得ようとすると、1個づつダム6
5の上に鋳型部材66をあてがい、ダム65の溝64か
らパッケージ内に封止樹脂67を注入する工程が必要と
なるので、量産化には不向きであり、またダム65の面
積分だけ基板を大きくせざるを得ないので、小型化の面
でも問題がある。
Next, in the case of the one shown in FIG.
5 requires a step of applying a mold member 66 and injecting a sealing resin 67 into the package from the groove 64 of the dam 65, which is not suitable for mass production. Since it must be large, there is also a problem in terms of miniaturization.

【0010】 また図示していないが、封止樹脂からリ
ード線が延びる電力用の半導体装置にあっては、樹脂で
封止後、リード線のつけ根のバリ取りを含む複数のバリ
取り工程を行わねばならず、半導体装置自体を小型化す
るのも困難であった。
Although not shown, in a power semiconductor device in which a lead extends from a sealing resin, a plurality of deburring steps including deburring at the base of the lead are performed after sealing with the resin. Therefore, it has been difficult to reduce the size of the semiconductor device itself.

【0011】 本発明は、特に比較的容量の大きいショ
ットキバリアダイオード、バイポーラトランジスタ、電
界効果トランジスタなどの半導体素子、又は他の回路部
品などを樹脂封止してなるフラットな小形、薄型、軽量
で量産性が高く、熱衝撃性、耐湿性、PCT試験など信
頼性の良好な特性を有する各種半導体装置、電子回路装
置および製造方法を提供することを目的としている。
The present invention is particularly suitable for mass production of flat, small, thin, lightweight, semiconductor devices such as Schottky barrier diodes, bipolar transistors, and field effect transistors having relatively large capacity, or other circuit components. It is an object of the present invention to provide various semiconductor devices, electronic circuit devices, and manufacturing methods that have high reliability and good characteristics such as thermal shock resistance, moisture resistance, and PCT test.

【0012】[0012]

【課題を解決するための手段】 このような問題点を解
決するため、第1の発明では、電気絶縁性基板の第1の
主面に形成された所定の導電パターンに固着された1つ
以上の半導体素子を封止樹脂で封止してなる半導体装置
において、前記電気絶縁性基板は前記第1の主面とは反
対側の第2の主面にバイアホールを通して前記所定の導
電パターンに接続された電極パターンの外部電極を有
し、前記電気絶縁性基板の主面の面積とほぼ同等な大き
さのフラットな上面をもつと共に、前記電気絶縁性基板
の周縁と前記上面との間にほぼ2mm以下の厚みの分割
された側壁面を有することを特徴とする表面実装型の半
導体装置を提供するものである。
Means for Solving the Problems In order to solve such a problem, in the first invention, at least one or more conductive patterns fixed to a predetermined conductive pattern formed on a first main surface of an electrically insulating substrate are provided. In the semiconductor device in which the semiconductor element is sealed with a sealing resin, the electrically insulating substrate is connected to the predetermined conductive pattern through a via hole on a second main surface opposite to the first main surface. Having an outer electrode of a patterned electrode pattern, having a flat upper surface having a size substantially equal to the area of the main surface of the electrically insulating substrate, and substantially between the periphery of the electrically insulating substrate and the upper surface. It is an object of the present invention to provide a surface-mounted semiconductor device having a divided side wall having a thickness of 2 mm or less.

【0013】 このような問題点を解決するため、第2
の発明では、所定の導電パターンを第1の主面に複数有
すると共に、前記第1の主面とは反対側の第2の主面に
バイアホールを通して前記所定の導電パターンに接続さ
れた電極パターンの外部電極を有し、かつ前記所定の導
電パターン及び電極パターンにかからないように前記第
2の主面に複数のスクライブラインが形成された電気絶
縁性基板、前記所定の導電パターンのそれぞれに固着さ
れた1つ以上の半導体素子、前記電気絶縁性基板の前記
導電パターンの形成された部分の全面にわたって連続し
て封止する樹脂であって、前記スクライブラインに対応
する箇所では約2mm以下の厚みに制限された封止樹脂
を備えたことを特徴とする半導体装置を提供するもので
ある。
In order to solve such a problem, the second
In the invention, the electrode pattern has a plurality of predetermined conductive patterns on the first main surface, and is connected to the predetermined conductive pattern through via holes in the second main surface opposite to the first main surface. An electrically insulating substrate having a plurality of scribe lines formed on the second main surface so as not to cover the predetermined conductive pattern and the electrode pattern, and fixed to each of the predetermined conductive patterns. One or more semiconductor elements, a resin that is continuously sealed over the entire surface of the electrically insulating substrate on which the conductive pattern is formed, and has a thickness of about 2 mm or less at a location corresponding to the scribe line. A semiconductor device provided with a limited sealing resin is provided.

【0014】 このような問題点を解決するため、第3
の発明では、請求項2において、前記スクライブライン
に対応する前記封止樹脂の箇所に所定の深さの溝を設け
たことを特徴とする半導体装置を提供するものである。
In order to solve such a problem, the third
According to a second aspect of the present invention, there is provided a semiconductor device according to the second aspect, wherein a groove having a predetermined depth is provided at a position of the sealing resin corresponding to the scribe line.

【0015】 このような問題点を解決するため、第4
の発明では、請求項1ないし請求項3のいずれかの記載
において、前記半導体素子の他に別の回路部品も前記導
電パターンに電気的に接続されていることを特徴とする
電子回路装置を提供するものである。
In order to solve such a problem, the fourth
According to the present invention, there is provided an electronic circuit device according to any one of claims 1 to 3, wherein another circuit component in addition to the semiconductor element is electrically connected to the conductive pattern. Is what you do.

【0016】 このような問題点を解決するため、第5
の発明では、所定の導電パターンを第1の主面に複数有
し、かつ前記所定の導電パターンにかからないように前
記第1の主面とは反対側の第2の主面に複数のスクライ
ブラインの形成された電気絶縁性基板を備え、前記所定
の導電パターンのそれぞれに1つ以上の半導体素子を固
着した後、前記電気絶縁性基板の前記導電パターンの形
成された部分を全面にわたって連続して封止樹脂で封止
し、しかる後に前記スクライブラインに対応する箇所の
前記封止樹脂の厚みがほぼ2mm以下の厚みになるよう
に溝を形成し、前記封止樹脂の硬化後に外力を与えて前
記電気絶縁性基板と封止樹脂とを前記スクライブライン
に沿って分割して個別の半導体装置を得ることを特徴と
する半導体装置の製造方法を提供するものである。
To solve such a problem, the fifth
In the invention, a plurality of predetermined scribe lines are provided on a first main surface, and a plurality of scribe lines are provided on a second main surface opposite to the first main surface so as not to cover the predetermined conductive pattern. After the at least one semiconductor element is fixed to each of the predetermined conductive patterns, the portion of the electrical insulating substrate on which the conductive patterns are formed is continuously formed over the entire surface. After sealing with a sealing resin, a groove is formed so that the thickness of the sealing resin at a position corresponding to the scribe line becomes approximately 2 mm or less, and an external force is applied after the sealing resin is cured. It is another object of the present invention to provide a method of manufacturing a semiconductor device, wherein the electric insulating substrate and the sealing resin are divided along the scribe lines to obtain individual semiconductor devices.

【0017】 このような問題点を解決するため、第6
の発明では、所定の導電パターンを第1の主面に複数有
し、かつ前記所定の導電パターンにかからないように前
記第1の主面とは反対側の第2の主面に複数のスクライ
ブラインの形成された電気絶縁性基板を備え、前記所定
の導電パターンのそれぞれに1つ以上の半導体素子を固
着した後、前記電気絶縁性基板の前記導電パターンの形
成された部分を全面にわたってフラットになるように封
止樹脂で封止し、その封止樹脂の硬化の途中で、外力を
与えて前記電気絶縁性基板と封止樹脂とを前記スクライ
ブラインに沿って分割して個別の半導体装置を得ること
を特徴とする半導体装置の製造方法を提供するものであ
る。
To solve such a problem, the sixth
In the invention, a plurality of predetermined scribe lines are provided on a first main surface, and a plurality of scribe lines are provided on a second main surface opposite to the first main surface so as not to cover the predetermined conductive pattern. After the at least one semiconductor element is fixed to each of the predetermined conductive patterns, the portion of the electrically insulating substrate where the conductive patterns are formed becomes flat over the entire surface. In the course of curing of the sealing resin, an external force is applied to divide the electrically insulating substrate and the sealing resin along the scribe lines to obtain individual semiconductor devices. A method for manufacturing a semiconductor device is provided.

【0018】 このような問題点を解決するため、第7
の発明では、請求項6において、前記電気絶縁性基板の
前記導電パターンの形成された部分を全面にわたって連
続するよう封止樹脂で封止した後、前記スクライブライ
ンに対応する箇所の前記封止樹脂に所定の深さの溝を形
成することを特徴とする半導体装置の製造方法を提供す
るものである。
To solve such a problem, the seventh
In the invention according to claim 6, after sealing the portion of the electrically insulating substrate on which the conductive pattern is formed with a sealing resin so as to be continuous over the entire surface, the sealing resin at a location corresponding to the scribe line And forming a groove having a predetermined depth in the semiconductor device.

【0019】 このような問題点を解決するため、第8
の発明では、請求項6又は請求項7において、前記封止
樹脂の完全硬化時の熱変形温度の80%以下の温度で半
硬化させた状態で分割することを特徴とする半導体装置
の製造方法を提供するものである。
In order to solve such a problem, the eighth
The method according to claim 6, wherein the sealing resin is divided in a state where the sealing resin is semi-cured at a temperature of 80% or less of a thermal deformation temperature at the time of complete curing. Is provided.

【0020】 このような問題点を解決するため、第9
の発明では、請求項6ないし請求項8のいずれかにおい
て、個別の半導体装置に分割した後に更に加熱して硬化
させることを特徴とする半導体装置の製造方法を提供す
るものである。
In order to solve such a problem, the ninth
According to the invention, there is provided a method of manufacturing a semiconductor device according to any one of claims 6 to 8, wherein the semiconductor device is divided into individual semiconductor devices and then further heated and cured.

【0021】 このような問題点を解決するため、第
10の発明では、所定の導電パターンを第1の主面に複
数有し、かつ前記所定の導電パターンにかからないよう
に前記第1の主面とは反対側の第2の主面に複数のスク
ライブラインの形成された電気絶縁性基板を備え、前記
所定の導電パターンのそれぞれに1つ以上の半導体素子
を固着した後、前記電気絶縁性基板の前記導電パターン
の形成された部分を全面にわたって活性エネルギ線硬化
型樹脂を供給して覆い、その上を所定の高さの複数の畦
部をもつ透明の鋳型部材でもって、前記スクライブライ
ンに対応する前記活性エネルギ線硬化型樹脂の箇所に前
記畦部が合致するように押さえることにより、前記スク
ライブラインに沿って溝を形成すると共に、表面をフラ
ットにし、しかる後に該鋳型部材を通して活性エネルギ
線を照射することにより活性エネルギ線硬化型樹脂を硬
化させ、前記スクライブラインに沿って分割することを
特徴とする半導体装置の製造方法を提供するものであ
る。
In order to solve such a problem, according to a tenth aspect, in the tenth aspect, the first main surface has a plurality of predetermined conductive patterns on the first main surface and does not cover the predetermined conductive pattern. An electric insulating substrate having a plurality of scribe lines formed on a second main surface opposite to the first main surface, and after fixing at least one semiconductor element to each of the predetermined conductive patterns, the electric insulating substrate An active energy ray-curable resin is supplied over the entire surface on which the conductive pattern is formed to cover the entire surface, and a transparent mold member having a plurality of ridges having a predetermined height is provided thereon to cover the scribe line. By pressing the ridge portion so as to match the location of the active energy ray-curable resin to be formed, a groove is formed along the scribe line, and the surface is flattened. It is another object of the present invention to provide a method for manufacturing a semiconductor device, characterized in that an active energy ray-curable resin is cured by irradiating an active energy ray through the mold member and divided along the scribe lines.

【0022】 このような問題点を解決するため、第1
1の発明では、請求項5ないし請求項10のいずれかに
おいて、前記半導体素子の他に別の回路部品も前記導電
パターンに電気的に接続されていることを特徴とする電
子回路装置の製造方法を提供するものである。
In order to solve such a problem, first,
According to one aspect of the present invention, there is provided a method of manufacturing an electronic circuit device according to any one of claims 5 to 10, wherein another circuit component in addition to the semiconductor element is electrically connected to the conductive pattern. Is provided.

【0023】[0023]

【実施例】 図1により本発明の一実施例について説明
する。
Embodiment An embodiment of the present invention will be described with reference to FIG.

【0024】 図1はトランジスタの一例を示すもの
で、1は無機質のアルミナ、窒化アルミ、ガラスなどの
セラミックスやアルミ、銅などの金属板にポリイミドな
どの絶縁被膜を接着させたものなどからなる分割前の大
面積の電気絶縁性基板であり、一方の主面には所定の導
電パターン1Aがマトリクス状に規則正しく形成されて
いる。その他方の主面には、各導電パターン1Aのそれ
ぞれに対応する別の電極パターン1Bが形成されてお
り、導電パターン1Aと電極パターン1Bは図示してい
ない通常のバイアホールによって所望の接続がされてい
る。これら各導電パターン1Aと電極パターン1Bは、
銅やタングステンなどの導電ペーストをシルク印刷など
で印刷し、焼き付けて、トランジスタ用の電極として形
成したものである。
FIG. 1 shows an example of a transistor. Reference numeral 1 denotes a division made of a ceramic such as inorganic alumina, aluminum nitride, or glass, or a metal plate such as aluminum or copper to which an insulating coating such as polyimide is bonded. This is a large-area electrically insulating substrate in the front, and predetermined conductive patterns 1A are regularly formed in a matrix on one main surface. On the other main surface, another electrode pattern 1B corresponding to each of the conductive patterns 1A is formed, and the conductive pattern 1A and the electrode pattern 1B are connected to each other by a desired via hole (not shown). ing. These conductive patterns 1A and electrode patterns 1B
A conductive paste such as copper or tungsten is printed by silk printing or the like, baked, and formed as an electrode for a transistor.

【0025】 電極パターン1Bは図示していないプリ
ント基板などの印刷回路パターンにハンダ付けされる外
部電極としての機能をもつ。そして導電パターン1Aと
電極パターン1Bにかかることがないように、電極パタ
ーン1Bの形成された面、あるいは双方の面に格子状に
スクライブライン1Cが形成されている。このスクライ
ブライン1Cは、後で大面積の樹脂成形物を割り易くす
るためのものであり、機械的に形成されたV字状などの
溝、又は超音波などの作用により所望ラインに沿って形
成された微少クラック群、ライン状に材質を脆弱化させ
たものなどからなり、溝以外は外見上、見分けがつかな
い場合が多い。
The electrode pattern 1 B has a function as an external electrode that is soldered to a printed circuit pattern such as a printed circuit board (not shown). The scribe lines 1C are formed in a grid pattern on the surface on which the electrode pattern 1B is formed or on both surfaces so as not to cover the conductive pattern 1A and the electrode pattern 1B. This scribe line 1C is for making it easier to break a large-area resin molded product later, and is formed along a desired line by a mechanically formed groove such as a V-shape or an ultrasonic wave. It consists of a group of minute cracks that have been made, a material having a weakened material in the form of a line, and the like.

【0026】 次に半導体素子2をそれぞれの導電パタ
ーン1Aの所定部分にハンダ層3で固着し、しかる後に
金属線4をワイヤボンディングしてトランジスタのエミ
ッタ電極、ベース電極を導電パターン1Aの所定部分に
接続する。次に図示していないが、ポリイミドワニスな
どのプリコート樹脂により通常のパッシベーションが行
われ、その後特定の封止樹脂5ですベての導電パターン
1Aおよび半導体素子2を一様に封止し、しかる後に分
割して個々のセルタイプの半導体装置を得る。この際、
この実施例ではスクライブライン1Cが、封止樹脂5で
覆われる面とは反対の大面積の電気絶縁性基板の主面、
つまり裏面に形成されていると容易に分割できるが、従
来のようにスクライブライン1Cが封止樹脂5で覆われ
る面だけに形成されていると、封止樹脂5がスクライブ
ライン1C内に入ってしまうので、治具などを使用して
もきれいに分割し難い。
Next, the semiconductor element 2 is fixed to a predetermined portion of each conductive pattern 1 A with a solder layer 3, and then a metal wire 4 is wire-bonded so that the emitter electrode and the base electrode of the transistor are fixed to the predetermined portion of the conductive pattern 1 A. Connecting. Next, although not shown, normal passivation is performed using a precoat resin such as a polyimide varnish, and thereafter, all the conductive patterns 1A and the semiconductor elements 2 are uniformly sealed with a specific sealing resin 5, and thereafter, The semiconductor device is divided into individual cell type semiconductor devices. On this occasion,
In this embodiment, the scribe line 1C has a main surface of a large-area electrically insulating substrate opposite to the surface covered with the sealing resin 5,
In other words, if the scribe line 1C is formed only on the surface covered with the sealing resin 5 as in the related art, the sealing resin 5 enters the scribe line 1C. Therefore, it is difficult to divide even if a jig is used.

【0027】 ここで、図1に示す導電パターン1Aと
電極パターン1Bは単体の半導体素子2用のものである
が、各導電パターン1Aと電極パターン1Bを半導体素
子を1個以上、又はこれらと他の能動素子、受動素子を
少なくとも1個以上搭載した混成集積回路、電源回路な
どの回路構成に適した回路パターンとすることも容易に
可能であり、それら各素子を搭載・接着し、所定の接続
を行った後に、同様にしてこれらを一様に封止し、しか
る後に分割して個々の電子回路装置を得ることもでき
る。
Here, the conductive pattern 1A and the electrode pattern 1B shown in FIG. 1 are for a single semiconductor element 2, but each of the conductive pattern 1A and the electrode pattern 1B is composed of one or more semiconductor elements, or other elements. It is also possible to easily form a circuit pattern suitable for a circuit configuration such as a hybrid integrated circuit or a power supply circuit having at least one or more active elements and passive elements mounted thereon. After these steps are performed, they can be uniformly sealed in the same manner, and then divided to obtain individual electronic circuit devices.

【0028】 次にこの樹脂封止について詳しく説明す
る。先ず、封止樹脂5としてはエポキシ樹脂、フェノー
ル樹脂、ポリエステル樹脂などの電気絶縁性樹脂が適し
ており、加熱により徐々に硬化する組成の熱硬化性樹脂
が好ましい。後述する理由から半硬化、あるいはBステ
ージ状態を経由する樹脂で、特にエポキシ樹脂をベース
とするものが適当であり、硬化剤、触媒としては酸無水
物、フェノール樹脂、芳香族アミン、イミダゾールなど
が使用できる。また顔料、充填剤、添加剤も特性保持の
ために使用できる。充填剤は石英粉、アルミナなどが使
用でき、一般に60%程度以上含有するものが良い。電
気絶縁性基板1との密着性、分割性、離型性、流れ性、
低温硬化性、脱泡性、低チクソ性などの作業性を良くす
ること、低膨脹、含有不純物イオンの低いことなども要
求される。熱可塑性樹脂としてはPPOや液晶ポリマー
が使用できるが、溶融させて注入することが必要であ
る。
Next, the resin sealing will be described in detail. First, as the sealing resin 5, an electrically insulating resin such as an epoxy resin, a phenol resin, or a polyester resin is suitable, and a thermosetting resin having a composition that is gradually cured by heating is preferable. For reasons described below, semi-cured or resins that pass through the B-stage state, particularly those based on epoxy resins, are suitable. As curing agents and catalysts, acid anhydrides, phenolic resins, aromatic amines, imidazole, etc. Can be used. Pigments, fillers, and additives can also be used to maintain properties. Quartz powder, alumina and the like can be used as the filler, and generally a filler containing about 60% or more is preferable. Adhesion with the electrically insulating substrate 1, splitting property, release property, flowability,
It is also required to improve workability such as low-temperature curability, defoaming property, and low thixotropy, low expansion, and low content of impurity ions. As the thermoplastic resin, PPO or liquid crystal polymer can be used, but it is necessary to melt and inject.

【0029】 次にエポキシ樹脂系封止樹脂の具体的な
配合例を述べる。 エピクロン#850(大日本インキ化学工業) 15部 チッソノックス#221(日本チッソ) 10部 チッソノックス#221(日本チッソ) 10部 反応性希釈剤GAN(日本火薬) 5部 ヒユーズレックスY−60(竜森) 133部 エピクロン#B−4136(大日本インキ化学工業) 27部 1B2MZ(四国化成) 0.5部 消泡剤(TSA−750(東芝シリコーン) 0.01部 合計 190.51部
Next, a specific compounding example of the epoxy resin-based sealing resin will be described. Epicron # 850 (Dainippon Ink & Chemicals) 15 parts Chissonox # 221 (Nippon Chisso) 10 parts Chissonox # 221 (Nippon Chisso) 10 parts Reactive diluent GAN (Nippon Kayaku) 5 parts Hyuzrex Y-60 (Dragon) Mori) 133 parts Epicron # B-4136 (Dainippon Ink & Chemicals) 27 parts 1B2MZ (Shikoku Chemicals) 0.5 parts Antifoaming agent (TSA-750 (Toshiba Silicone) 0.01 parts Total 190.51 parts

【0030】 このようにして得た配合品を攪拌機で良
く混合し、真空中で脱泡した。
[0030] The thus-obtained blended product was mixed well with a stirrer and defoamed in a vacuum.

【0031】 次にこのように処理された封止樹脂を用
いて上面のフラットな封止樹脂の成型物の作成方法など
について述べる。上述のように、必要に応じてポリイミ
ドワニスなどのプリコート樹脂で半導体素子2などを覆
った後、図2に示すように大面積の電気絶縁性基板1を
高さ5mmの枠状の上部鋳型部材6と板状の下部鋳型部
材7で支持し、封止樹脂が漏れないようにする。ここで
鋳型部材は金属に限るものでなく、ゴムやプラスチック
などの材料でも良い。また、離型性を良好にするために
離型処理を行ったもの、あるいはシリコーン樹脂の型を
用いると便利である。必要に応じて樹脂漏れのないよう
にシールやパッキング処理も行い、必要な加圧力を与え
るための加圧機構も備える。
Next, a method of forming a molded product of the sealing resin having a flat upper surface using the sealing resin thus treated will be described. As described above, after covering the semiconductor element 2 and the like with a precoat resin such as a polyimide varnish as necessary, as shown in FIG. 2, a large-area electrically insulating substrate 1 is frame-shaped upper mold member having a height of 5 mm. 6 and a plate-shaped lower mold member 7 to prevent the sealing resin from leaking. Here, the mold member is not limited to metal, but may be a material such as rubber or plastic. In addition, it is convenient to use a mold that has been subjected to a mold release treatment or a silicone resin mold in order to improve the mold releasability. Sealing and packing are performed as necessary to prevent resin leakage, and a pressurizing mechanism for applying a necessary pressing force is also provided.

【0032】 このように分割前の大面積の電気絶縁性
基板1の周辺部を上部鋳型部材6と下部鋳型部材7で挟
んだ後、前述のような液状封止樹脂をほぼ1.5mmの
厚さになるまで枠内全面に流し込み、真空装置(図示せ
ず)に入れ、真空脱泡する。予め封止樹脂中の空気を脱
泡してあるので、封止時の脱泡時間を短縮できる。ここ
で言う真空とは封止樹脂中の空気が樹脂中から除去でき
る程度の減圧で、最低100mmHg程度の真空度が必
要である。液状封止樹脂は常圧あるいは真空中で注入さ
れる。勿論、未脱泡樹脂を注入した後に真空脱泡しても
構わない。この脱泡工程を行わないと、封止樹脂表面に
泡の跡が残ることが多い。
After the peripheral portion of the large-area electrically insulating substrate 1 before the division is sandwiched between the upper mold member 6 and the lower mold member 7, the liquid sealing resin as described above is coated with a thickness of about 1.5 mm. It is poured into the entire surface of the frame until it becomes a small size, placed in a vacuum device (not shown), and degassed in a vacuum. Since the air in the sealing resin is previously defoamed, the defoaming time during sealing can be reduced. The term “vacuum” as used herein means a reduced pressure enough to remove air in the sealing resin from the resin, and requires a degree of vacuum of at least about 100 mmHg. The liquid sealing resin is injected under normal pressure or under vacuum. Of course, the vacuum defoaming may be performed after the unfoamed resin is injected. If this defoaming step is not performed, traces of bubbles often remain on the surface of the sealing resin.

【0033】 そして鋳型部材を水平に保ち、2mmH
g/5分間真空脱泡し、これを160℃の雰囲気で2時
間程度加熱し硬化させる。このとき、成型物の上面はフ
ラットである。。次に鋳型部材6、7を外して成形物を
得た後、電気絶縁性基板1の裏面のスクライブライン1
Cに沿って外力を加えることにより、個別あるいは複数
個分に分割したセルタイプの半導体装置を得ることがで
きる。ここで加熱硬化温度は、封止樹脂のタイプにもよ
るが、トランスファー成形においては鋳型部材温度が1
80〜250℃で、時間は2〜10分間の範囲が量産性
に適しており、また注型方法では温度が80〜180°
Cで、時間は10分〜2時間程度が適している。
Then, the mold member is kept horizontal and 2 mmH
g / 5 minutes of vacuum degassing, and this is heated and cured in an atmosphere of 160 ° C. for about 2 hours. At this time, the upper surface of the molded product is flat. . Next, after removing the mold members 6 and 7 to obtain a molded product, the scribe line 1 on the back surface of the electrically insulating substrate 1 is obtained.
By applying an external force along C, it is possible to obtain a cell type semiconductor device which is divided into individual or divided into a plurality. Here, the heat curing temperature depends on the type of the sealing resin.
At 80 to 250 ° C, the time is in the range of 2 to 10 minutes suitable for mass production, and the temperature is 80 to 180 ° in the casting method.
C, the time is suitably about 10 minutes to 2 hours.

【0034】 封止樹脂5の厚みがほぼ2mm以下のと
きには、半導体素子などに悪影響を及ぼすことなくスク
ライブライン1Cに沿ってマニュアルにより容易に分割
できるが、封止樹脂5の厚みがほぼ2mmを越える場合
には図3に示すように、電気絶縁性基板1の裏面のスク
ライブライン1Cに対応する箇所に凹状、線状、V字カ
ットなどの一定の深さの溝5Aを設けるのが良い。この
格子状に形成された溝5Aは、その溝に底から電気絶縁
性基板1表面までの厚みがほぼ2mm以下になるような
深さをもつ。なお、半導体装置、電源などの電子回路装
置によって異なるものの、封止樹脂5の厚さは1〜5m
mが一般的であり、かなり厚い場合には、大面積の樹脂
成形物の上面がたわむことがあり、電気特性に悪影響が
生じる場合もある。したがって、電気絶縁性基板1の裏
面のスクライブライン1Cに対応する封止樹脂5の箇所
に格子状の溝5Aを設けることにより、たわみの比較的
小さい平坦な大面積の樹脂成形物を得ることができる。
When the thickness of the sealing resin 5 is approximately 2 mm or less, it can be easily divided manually along the scribe line 1C without adversely affecting the semiconductor element, but the thickness of the sealing resin 5 exceeds approximately 2 mm. In this case, as shown in FIG. 3, a groove 5A having a constant depth such as a concave shape, a linear shape, or a V-shaped cut is preferably provided at a position corresponding to the scribe line 1C on the back surface of the electrically insulating substrate 1. The grooves 5A formed in a lattice shape have a depth such that the thickness from the bottom to the surface of the electrically insulating substrate 1 is approximately 2 mm or less. The thickness of the sealing resin 5 is 1 to 5 m, depending on the electronic circuit device such as a semiconductor device and a power supply.
When m is general and is considerably thick, the upper surface of a large-area resin molded product may bend, which may adversely affect the electrical characteristics. Therefore, by providing the lattice-shaped grooves 5A at the positions of the sealing resin 5 corresponding to the scribe lines 1C on the back surface of the electrically insulating substrate 1, it is possible to obtain a flat large-area resin molded product having relatively small deflection. it can.

【0035】 この大面積の樹脂成形物は封止樹脂を電
気絶縁性基板1のほぼ全面に流し込んで形成されたもの
なので、その上面はフラットで滑らかであり、当然に分
割された個々の半導体装置の上面も滑らかであるが、溝
5Aから下の分割された側壁面は上面に比べて粗く、容
易に分割されたことを示す。また、封止樹脂の上面から
各溝5Aを形成して分割する場合には、分割された個々
の半導体装置の上面の面積は下面の電気絶縁性基板の面
積よりも当然に若干小さくなるが、特にその差に意味を
持たないので、ここでは個々の半導体装置の上面の面積
は下面と同程度の大きさであると表現する。
Since this large-area resin molded product is formed by pouring the sealing resin over almost the entire surface of the electrically insulating substrate 1, the upper surface thereof is flat and smooth, and the individual semiconductor devices divided naturally are separated. Is smooth, but the divided side wall surface below the groove 5A is rougher than the upper surface, indicating that it is easily divided. When each groove 5A is formed from the upper surface of the sealing resin and divided, the area of the upper surface of each divided semiconductor device is naturally slightly smaller than the area of the electrically insulating substrate on the lower surface. In particular, since the difference has no meaning, the area of the upper surface of each semiconductor device is expressed as being approximately the same as the lower surface.

【0036】 溝5Aを大面積の樹脂成形物に作る簡単
な方法として、図4に示すような押さえ鋳型部材8を用
い、硬化する前の封止樹脂5を加圧したり、上部鋳型部
材6と下部鋳型部材7に対し予め押さえ鋳型部材8をセ
ットした状態で、液状の封止樹脂を流し込む方法があ
る。これにより溝5Aを除いて封止樹脂5の上面はフラ
ット化される。この押さえ鋳型部材8は電気絶縁性基板
1の裏面のスクライブライン1Cと同一の間隔で格子状
に形成された凸部、つまり畔部8Aの形成された面をも
つ。畔部8Aに囲まれた部分は畔部8Aより低くなって
おり、畔部8Aの形状、高さは形成したい溝5Aに相当
する。押さえ鋳型部材8の材質などは上部鋳型部材6と
下部鋳型部材7と同様である。
As a simple method of forming the groove 5A in a large-area resin molded product, a pressing mold member 8 as shown in FIG. There is a method in which a liquid sealing resin is poured in a state where the pressing mold member 8 is set in the lower mold member 7 in advance. Thereby, the upper surface of the sealing resin 5 except for the groove 5A is flattened. The pressing mold member 8 has a convex portion formed in a lattice at the same interval as the scribe line 1C on the back surface of the electrically insulating substrate 1, that is, a surface on which a ridge portion 8A is formed. The portion surrounded by the ridge 8A is lower than the ridge 8A, and the shape and height of the ridge 8A correspond to the groove 5A to be formed. The material and the like of the holding mold member 8 are the same as those of the upper mold member 6 and the lower mold member 7.

【0037】 ここで図示していないが、樹脂封止を合
理的に行うために、押さえ鋳型部材で封止樹脂を押さえ
たとき、余分な封止樹脂が逃げることができる場所を上
部鋳型部材と押さえ鋳型部材との間に作っておいてやれ
ば良い。さらに、真空中で押さえ鋳型部材をセットすれ
ば気泡の少ない滑らかな面が得られる。また、必要なら
ばこれら鋳型部材の表面に模様を付けたり、マークなど
の刻印を施したりしても良い。
Although not shown here, in order to perform the resin sealing rationally, when the sealing resin is pressed by the pressing mold member, a place where excess sealing resin can escape is defined as an upper mold member. What is necessary is just to make it between a holding | maintenance mold member. Furthermore, if the holding mold member is set in a vacuum, a smooth surface with few bubbles can be obtained. If necessary, a pattern may be formed on the surface of the mold member, or an engraved mark such as a mark may be formed.

【0038】 さらに樹脂封止方法の具体例について下
記に述べる。 [具体例1] 第1図に示すような複数の導電パターン1Aを印刷した
アルミナ製の0.4mm厚の電気絶縁性基板1に、比較
的電流容量の大きな複数のベアチップ半導体素子2を搭
載したものを鋳型部材にセットすると共に、封止樹脂の
厚みが1mmになるよう設定する。トランスファーモー
ルド装置を用いて、トランスファーモールド用樹脂MP
−3000(日東電工製品)を加熱して溶かし、鋳型部
材内全面に注入する。鋳型部材温度を180℃にセット
し、2分間加熱し硬化させる。硬化物を鋳型部材枠から
取り外すと、図5に示すような封止樹脂5の表面全体が
フラットな大面積成型物が得られた。電気絶縁性基板1
の裏面につけたスクライブライン1Cに沿って分割する
と、上面が滑らかで、4つ側壁面がザラザラした半導体
装置が得られた。この半導体装置は従来の同様な電流容
量の素子に比べて実装面積が1/3〜1/4、厚みも1
/2以下と非常に小型化・薄型化できた。
Further, specific examples of the resin sealing method will be described below. [Specific Example 1] A plurality of bare chip semiconductor elements 2 having a relatively large current capacity were mounted on a 0.4 mm thick electrically insulating substrate 1 made of alumina on which a plurality of conductive patterns 1A as shown in Fig. 1 were printed. The object is set on the mold member, and the thickness of the sealing resin is set to 1 mm. Using transfer mold equipment, transfer mold resin MP
-3000 (Nitto Denko) is heated and melted, and poured into the entire surface of the mold member. The temperature of the mold member is set at 180 ° C., and it is heated and cured for 2 minutes. When the cured product was removed from the mold member frame, a large-area molded product in which the entire surface of the sealing resin 5 was flat as shown in FIG. 5 was obtained. Electrically insulating substrate 1
When the semiconductor device was divided along the scribe line 1C provided on the back surface of the semiconductor device, a semiconductor device having a smooth upper surface and four rough side walls was obtained. This semiconductor device has a mounting area of 1/3 to 1/4 and a thickness of 1 as compared with a conventional element having the same current capacity.
/ 2 or less, which was very small and thin.

【0039】[具体例2] 複数の同一の回路パターンに所定の回路部品を搭載し接
続してなるアルミナ製の0.635mm厚の電気絶縁性
基板の裏面に形成されたスクライブラインと対向する位
置に、図3に示すようにほぼ2mmの深さのV字型溝を
封止樹脂に与える図4に示すような鋳型部材を位置合わ
せし、封止樹脂の厚みが4mmになるようにセットす
る。前記配合例の封止樹脂を鋳型部材内に圧入し、封止
樹脂を4mmの厚さに成型する。これを鋳型部材温度1
50℃で10時間加熱し硬化させる。硬化後に硬化物を
鋳型部材枠から取り外すと、図3に示すような封止樹脂
5の表面に格子状の溝5Aが形成された大面積の樹脂成
型物を得た。その格子状の溝5Aに沿って分割すると、
上面が滑らかで、4つの分割側壁面は上面に比べてザラ
ザラした樹脂封止型電子回路装置が得られた。
[Specific Example 2] A position facing a scribe line formed on the back surface of a 0.635-mm-thick electrically insulating substrate made of alumina formed by mounting predetermined circuit components on a plurality of identical circuit patterns and connecting them. Next, as shown in FIG. 3, a mold member as shown in FIG. 4, which gives a V-shaped groove having a depth of about 2 mm to the sealing resin, is aligned and set so that the thickness of the sealing resin becomes 4 mm. . The sealing resin of the above formulation example is pressed into a mold member, and the sealing resin is molded to a thickness of 4 mm. This is called mold member temperature 1
Heat at 50 ° C. for 10 hours to cure. When the cured product was removed from the mold member frame after curing, a large-area resin molded product having a lattice-shaped groove 5A formed on the surface of the sealing resin 5 as shown in FIG. 3 was obtained. When divided along the lattice-shaped groove 5A,
A resin-encapsulated electronic circuit device having a smooth upper surface and four divided side wall surfaces rougher than the upper surface was obtained.

【0040】 このようにして得られた電子回路装置は
初期の電気特性を維持し、樹脂封止と機械的な分割によ
る悪影響は見られず、良好な電子回路装置が得られた。
この電子回路装置も従来の同様な装置に比べて、実装面
積が1/3〜1/4、厚みもほぼ1/2と非常に小型・
薄型で軽量になった。このようにして得られた表面実装
型の樹脂封止半導体装置、樹脂封止電子回路装置はバリ
取り工程が一切不要であった。
The electronic circuit device thus obtained maintained the initial electrical characteristics, exhibited no adverse effects due to resin sealing and mechanical division, and obtained a good electronic circuit device.
This electronic circuit device also has a very small size and a mounting area of 1/3 to 1/4 and a thickness of almost 1/2 as compared with a similar device of the related art.
Thin and lightweight. The surface-mounted resin-sealed semiconductor device and the resin-sealed electronic circuit device thus obtained did not require any deburring step.

【0041】 以上の実施例については封止樹脂が完全
に硬化した後で、大面積の樹脂成形物を分割する場合に
ついて述べたが、封止樹脂として半硬化あるいはBステ
ージ状態を経由する熱硬化性樹脂を用い、その封止樹脂
が熱硬化の過程で半硬化(完全硬化状態のほぼ90%以
下)の状態に至ったとき、加熱を止め、分割する例につ
いて述べる。この場合には封止樹脂の硬化後の分割に比
べて、かなり小さな外力で大面積成形物を分割できる。
In the above embodiment, the case where a large-area resin molded product is divided after the sealing resin is completely cured has been described. An example will be described in which when a sealing resin is semi-cured (approximately 90% or less of a completely cured state) in the course of thermal curing using a conductive resin, heating is stopped and division is performed. In this case, a large-area molded product can be divided with a considerably small external force as compared with the division after curing of the sealing resin.

【0042】 この実施例では、前述と同様にして複数
の回路パターンの印刷されたアルミナ製の電気絶縁性基
板1に複数の半導体素子、抵抗器、コンデンサ、インダ
クタなどの回路部品(それらの一部分はベアチップ)を
搭載し固着させた後、所定の接続を行って電源回路を構
成し、しかる後その上に高さ2mmのシリコーンゴム製
の(金)型を載せ、密着させる。前述配合例のエポキシ
系封止樹脂を2mmの高さに全面に注入し、真空脱泡を
行いながら120℃の雰囲気中で15分間加熱し、半硬
化させて大面積の樹脂成形物を得た。この封止樹脂の完
全硬化時の熱変形温度は165℃であるが、このときの
半硬化時の熱変形温度は72℃であった。そしてシリコ
ーンゴム製の(金)型を外すと、封止樹脂の高さが2m
mのフラットな大面積の樹脂成型物が得られ、電気的絶
縁基板1の裏面のスクライブラインに沿って分割すると
簡単に割ることができた。
In this embodiment, a plurality of semiconductor elements, resistors, capacitors, inductors, and other circuit components (parts of which are partly formed) are formed on an alumina electrically insulating substrate 1 on which a plurality of circuit patterns are printed in the same manner as described above. After mounting and fixing the bare chip), a predetermined connection is made to form a power supply circuit, and then a 2 mm-high (rubber) mold made of silicone rubber is mounted thereon and brought into close contact therewith. The epoxy-based sealing resin of the above-described formulation example was poured over the entire surface to a height of 2 mm, heated in an atmosphere of 120 ° C. for 15 minutes while vacuum degassing, and semi-cured to obtain a large-area resin molded product. . The heat deformation temperature of the sealing resin at the time of complete curing was 165 ° C., and the heat deformation temperature at the time of semi-curing was 72 ° C. When the silicone rubber (mold) is removed, the height of the sealing resin is 2 m.
m, a resin molded product having a large area with a flat surface was obtained, and the resin molded product could be easily divided by dividing along the scribe line on the back surface of the electrically insulating substrate 1.

【0043】 次に幾つかの具体例について述べる。 [具体例1] 第1図に示すような複数の導電パターン1Aを印刷した
アルミナ製の0.5mm厚の電気絶縁性基板1に、複数
の半導体素子2を搭載したものを、高さ3mmの上部鋳
型部材および下部鋳型部材にセットし、液状エポキシ系
封止樹脂を鋳型部材内全面に注入し、溢れさせ、その高
さを3mmとした。次に758mmHgで10分間真空
脱泡し、これを80℃の雰囲気で60分間加熱し、半硬
化させる。この樹脂の完全硬化時の熱変形温度はほぼ1
65℃であり、半硬化時の熱変形温度は64℃であっ
た。
Next, some specific examples will be described. [Specific Example 1] A plurality of semiconductor elements 2 mounted on a 0.5 mm thick electrically insulating substrate 1 made of alumina on which a plurality of conductive patterns 1A as shown in FIG. The mold was set on the upper mold member and the lower mold member, and a liquid epoxy-based sealing resin was injected into the entire surface of the mold member, overflowed, and the height was set to 3 mm. Next, vacuum defoaming is performed at 758 mmHg for 10 minutes, and this is heated in an atmosphere of 80 ° C. for 60 minutes to be partially cured. The heat distortion temperature at the time of complete curing of this resin is almost 1
The heat deformation temperature during semi-curing was 64 ° C.

【0044】 このようにして得られた封止樹脂の高さ
が3mmのフラットな大面積の樹脂成型物は、ほとんど
撓みがなく、電気絶縁性基板1の裏面のスクライブライ
ン1Cに沿って分割すると簡単に割ることができた。そ
して分割した個々の半導体装置を150℃程度の雰囲気
温度で20時間程度加熱し、完全硬化させた。このよう
にして分割された側壁面は、上面の滑らかさに比べて粗
いがスクライブライン1Cに沿ってきれいに割れてお
り、半導体製品として十分に供することのできるもので
あった。
The thus obtained sealing resin having a flat large area with a height of 3 mm has almost no bending and is divided along the scribe line 1 C on the back surface of the electrically insulating substrate 1. It was easy to break. Each of the divided semiconductor devices was heated at an ambient temperature of about 150 ° C. for about 20 hours to be completely cured. The side wall surface thus divided was rough compared to the smoothness of the upper surface, but was finely broken along the scribe line 1C, and could be sufficiently provided as a semiconductor product.

【0045】[具体例2] 複数の同一の回路パターンに所定の回路部品を搭載し、
接続してなるアルミナ製の0.4mm厚の電気絶縁性基
板の裏面に形成されたスクライブラインと対向する位置
に、図3に示すようにほぼ1mmの深さのV字型溝を封
止樹脂に与える図4に示すような鋳型部材を位置合わせ
し、封止樹脂の厚みが3mmになるようにセットする。
配合例のようなシリカ粉70%含有のエポキシ/酸無水
物/イミダゾール系封止樹脂を鋳型部材内に圧入し、封
止樹脂を3mmの厚さに成型する。これを鋳型部材温度
160℃で10分間加熱し半硬化させ、その半硬化の状
態で大面積の樹脂成形物を鋳型部材枠から取り外した。
この大面積の樹脂成形物は具体例1よりも撓みも若干小
さく、格子状の溝5Aに沿って行った分割は更に容易で
あった。なお、この樹脂の完全硬化時の熱変形温度は1
65℃であるのに対し、半硬化時の熱変形温度は130
℃であった。
[Specific Example 2] A predetermined circuit component is mounted on a plurality of the same circuit patterns,
A V-shaped groove having a depth of approximately 1 mm as shown in FIG. 3 is formed at a position facing the scribe line formed on the back surface of the electrically insulative substrate made of alumina having a thickness of 0.4 mm as shown in FIG. 4 is set and the thickness of the sealing resin is set to 3 mm.
An epoxy / acid anhydride / imidazole-based sealing resin containing 70% of silica powder as in the formulation example is pressed into a mold member, and the sealing resin is molded to a thickness of 3 mm. This was heated at a mold member temperature of 160 ° C. for 10 minutes to be semi-cured, and a resin molding having a large area was removed from the mold member frame in the semi-cured state.
This large-area resin molded product had a slightly smaller deflection than that of the specific example 1, and division along the lattice-shaped groove 5A was easier. The heat deformation temperature of this resin at the time of complete curing is 1
While the heat deformation temperature during semi-curing is 130 ° C.
° C.

【0046】 このようにして得られた半導体置はいず
れも初期の電気特性を維持し、樹脂封止と機械的な分割
による悪影響は見られなかった。
Each of the semiconductor devices thus obtained maintained the initial electrical characteristics, and no adverse effects due to resin sealing and mechanical division were observed.

【0047】 その他いろいろ半硬化状態の封止樹脂の
分割などについて試験を行った結果、以上の実施例で用
いる封止樹脂は、完全硬化時における熱変形温度の80
%以下の温度では半硬化状態にあり、好ましくはその5
0%以下の温度の半硬化状態では容易に割ることができ
ることが判明した。また、この場合、分割時の機械的ス
トレスが小さくでき、また加熱硬化を完全硬化時よりも
低い温度で行うので封止樹脂の硬化時の機械的ストレス
も小さくなり、したがって半導体素子などの回路部品に
対する影響を十分軽減できることも分かった。
As a result of conducting tests on the division of the sealing resin in a semi-cured state in various other ways, the sealing resin used in the above examples has a heat distortion temperature of 80 at the time of complete curing.
% At a temperature of not more than 5%, preferably 5%.
It has been found that it can be easily cracked in a semi-cured state at a temperature of 0% or less. In this case, the mechanical stress at the time of division can be reduced, and since the heat curing is performed at a temperature lower than that at the time of complete curing, the mechanical stress at the time of curing the sealing resin is also reduced. It was also found that the effect on the air could be sufficiently reduced.

【0048】 以上の実施例では熱硬化性樹脂を用いた
が、次に紫外線硬化型樹脂、電子線硬化型樹脂のような
活性エネルギ線で硬化する活性エネルギ線硬化型樹脂を
用いた半導体装置又は電子回路装置の製造方法および製
造装置について説明する。
In the above embodiments, a thermosetting resin is used. Next, a semiconductor device using an active energy ray-curable resin such as an ultraviolet ray-curable resin or an electron beam-curable resin that cures with an active energy ray or A method and apparatus for manufacturing an electronic circuit device will be described.

【0049】 先ず活性エネルギ線硬化型樹脂の代表的
な組成を挙げると、樹脂組成物としては、アクリル酸
基、アリル基、イタコン酸基、共役2重結合などの不飽
和基が導入されたアルキッド樹脂、アクリル樹脂、ウレ
タン樹脂、ポリウレタン樹脂、エポキシ樹脂などが挙げ
られる。その他の構成物質として、オリゴマーモノマー
などが粘度調節に使用され、また光重合開始剤、熱硬化
触媒も用いられ、さらに通常の顔料、染料、充填剤、添
加剤が加えられる。また、必要に応じて熱硬化型樹脂な
ど活性エネルギ線に反応し難い樹脂を併用することもで
きる。
First, the typical composition of the active energy ray-curable resin is as follows. As the resin composition, an alkyd having an unsaturated group such as an acrylic acid group, an allyl group, an itaconic acid group, or a conjugated double bond introduced therein is used. Resin, acrylic resin, urethane resin, polyurethane resin, epoxy resin and the like can be mentioned. As other constituents, an oligomer monomer or the like is used for adjusting the viscosity, a photopolymerization initiator, a thermosetting catalyst is used, and ordinary pigments, dyes, fillers, and additives are added. If necessary, a resin which does not easily react with active energy rays, such as a thermosetting resin, can be used in combination.

【0050】 具体的な紫外線硬化型樹脂の配合例とし
て、 ゴーセラックUV−7000B(日本合成化学工業株製) 66重量部 TMPTA(トリメチルプロパントリアクリレート) 30重量部 イルガキュア651(チバ ガイギー社製) 4重量部 __________ が挙げられる。 100重量部
Specific examples of the composition of the ultraviolet curable resin include: Gothrac UV-7000B (manufactured by Nippon Synthetic Chemical Industry Co., Ltd.) 66 parts by weight TMPTA (trimethylpropane triacrylate) 30 parts by weight Irgacure 651 (manufactured by Ciba-Geigy) 4 parts by weight Section ____________. 100 parts by weight

【0051】 次にこのような配合例の紫外線硬化型樹
脂を用いて、以上の実施例で述べてきたような大面積の
電気絶縁性基板1の面を島状に複数樹脂封止する製造装
置について、図6を用いて説明する。図6(A)、
(B)はそれぞれこの製造装置の一部分を構成する押さ
え鋳型部材8の正面図、側面図を示し、これはシリコン
樹脂、アクリル樹脂などのプラスチック樹脂、又はガラ
スのようなほぼ透明な材料からなる。
Next, using the ultraviolet-curable resin of such a composition example, a manufacturing apparatus for sealing a plurality of surfaces of the large-area electrically insulating substrate 1 in an island shape as described in the above embodiments. Will be described with reference to FIG. FIG. 6 (A),
(B) shows a front view and a side view, respectively, of the holding mold member 8 constituting a part of the manufacturing apparatus, which is made of a plastic resin such as a silicone resin or an acrylic resin, or a substantially transparent material such as glass.

【0052】 押さえ鋳型部材8はベース部8Aと押さ
え部8Bとからなる。押さえ部8Bは、同図(C)に示
す枠状の上部鋳型部材6の内壁に囲まれた面とほぼ同じ
大きさの押さえ面8B1を有し、その押さえ面8B1に
は大面積の電気絶縁性基板1の裏面に形成された格子状
スクライブラインに合致するパターンの断面V字状の畔
部8B2が格子状に形成されている。畔部8B2の高さ
は大面積の電気絶縁性基板1に形成される封止樹脂の厚
みを決定し、つまりその封止樹脂の厚みはほぼ畔部8B
2の高さに等しくなる。また、押さえ部8Bの4隅には
余剰の封止樹脂を逃がすための透孔8B3が形成されて
おり、それら透孔8B3はベース部8Aに形成された各
透孔8A1に通じている。
The holding mold member 8 includes a base portion 8A and a holding portion 8B. The pressing portion 8B has a pressing surface 8B1 having substantially the same size as the surface surrounded by the inner wall of the frame-shaped upper mold member 6 shown in FIG. 8C, and the pressing surface 8B1 has a large area of electric insulation. A ridge 8B2 having a V-shaped cross section and a pattern corresponding to the grid-shaped scribe lines formed on the back surface of the conductive substrate 1 is formed in a grid. The height of the ridge 8B2 determines the thickness of the sealing resin formed on the large-area electrically insulating substrate 1, that is, the thickness of the sealing resin is substantially equal to that of the ridge 8B.
2 height. Further, through holes 8B3 for letting excess sealing resin escape are formed at four corners of the pressing portion 8B, and these through holes 8B3 communicate with the through holes 8A1 formed in the base portion 8A.

【0053】 そして同図(C)に示すように上部鋳型
部材6は、内壁下部に沿って大面積の電気絶縁性基板1
の厚みとその外形にほぼ等しい部分6Aが切除されてお
り、したがって、下部鋳型部材7の平坦面にセットされ
た大面積の電気絶縁性基板1は下部鋳型部材7と上部鋳
型部材6の切除部分6Aの壁とによって隙間なく保持さ
れる。このような状態で、前記配合例の紫外線硬化型樹
脂(図示せず)が上部鋳型部材6内に注入され、真空脱
泡される。しかる後、同図(B)において押さえ部8B
の押さえ面8B1が下になるようにして、上部鋳型部材
6内に押さえ鋳型部材8の押さえ部8Bを押し込み、そ
の断面V字状の畔部8B2が大面積の電気絶縁性基板1
の表面に達した状態(図7)に保持される。この状態
で、押さえ鋳型部材8の上方から紫外線を照射する。
As shown in FIG. 5C, the upper mold member 6 is provided with a large-area electrically insulating substrate 1 along the lower portion of the inner wall.
A portion 6A substantially equal to the thickness of the lower mold member 7 and its outer shape is cut off, and accordingly, the large-area electrically insulating substrate 1 set on the flat surface of the lower mold member 7 is cut off from the lower mold member 7 and the upper mold member 6 It is held without gap by the wall of 6A. In such a state, the ultraviolet-curable resin (not shown) of the above-mentioned combination example is injected into the upper mold member 6 and vacuum degassed. Thereafter, the holding portion 8B in FIG.
The pressing portion 8B of the pressing mold member 8 is pushed into the upper mold member 6 so that the pressing surface 8B1 of the electric insulating substrate 1 has a large area.
(See FIG. 7). In this state, ultraviolet rays are irradiated from above the holding mold member 8.

【0054】 格子状の畔部8B2の高さがほぼ1.5
mm、つまり封止樹脂5の厚みがほぼ1.5mmの場
合、メタルハライドランプ(120W/cm)を封止樹
脂5の上面からほぼ10cmの高さの位置で照射し、6
m/分の速度で10回通過させて良好に硬化させること
ができた。
The height of the lattice-shaped flank 8B2 is approximately 1.5
mm, that is, when the thickness of the sealing resin 5 is approximately 1.5 mm, a metal halide lamp (120 W / cm) is irradiated at a position at a height of approximately 10 cm from the upper surface of the sealing resin 5,
Ten passes at a speed of m / min allowed good curing.

【0055】 しかる後、大面積の電気絶縁性基板1を
鋳型部材から外し、外力を加えて大面積の電気絶縁性基
板1の裏面に形成されたスクライブライン1Cで分割
し、封止樹脂が個別の電気絶縁性基板周端からほぼ垂直
に立ち上がる非常に小型で薄型の樹脂封止半導体装置、
又は樹脂封止電子回路装置を得た。このようにして得ら
れた表面実装型の樹脂封止半導体装置、樹脂封止電子回
路装置は、同様な装置に比べて実装面積が1/3〜1/
4、厚みもほぼ1/2と非常に小型・薄型で軽量であ
る。また、封止樹脂のバリ取り工程は一切不要である。
Thereafter, the large-area electrically insulating substrate 1 is detached from the mold member, and is divided by scribe lines 1C formed on the back surface of the large-area electrically insulating substrate 1 by applying an external force. A very small and thin resin-sealed semiconductor device that rises almost vertically from the peripheral edge of the electrically insulating substrate,
Alternatively, a resin-sealed electronic circuit device was obtained. The surface mounting type resin-sealed semiconductor device and the resin-sealed electronic circuit device thus obtained have a mounting area of 1/3 to 1 /
4. Very small, thin and lightweight, with a thickness of almost half. Also, no deburring step of the sealing resin is required at all.

【0056】 次に図8は図1に示したような大面積の
電気絶縁性基板1を用い、スクライブライン1Cが形成
された側の電気絶縁性基板面に半導体素子などを搭載
し、樹脂封止した例である。この場合には、畔部8B2
の頂部が平坦で狭い幅をもつ押さえ鋳型部材8を用い
る。このような鋳型部材8を用いることにより、封止樹
脂がほぼ個別の電気絶縁性基板周端から垂直に立ち上が
る非常に小型で薄型の表面実装型の樹脂封止半導体装
置、又は表面実装型の樹脂封止電子回路装置を得ること
ができる。
Next, FIG. 8 uses a large-area electrically insulating substrate 1 as shown in FIG. 1, mounts a semiconductor element or the like on the surface of the electrically insulating substrate on which the scribe line 1C is formed, and forms a resin seal. This is an example of stopping. In this case, the shore 8B2
The pressing mold member 8 having a flat top and a narrow width is used. By using such a mold member 8, a very small and thin surface-mounted resin-sealed semiconductor device, or a surface-mounted resin, in which the sealing resin rises perpendicularly from the peripheral edge of the individual electrically insulating substrate. A sealed electronic circuit device can be obtained.

【0057】 次に図9に、以上述べたような半導体装
置に適用するのに好適なプレーナ型トランジスタのベア
チップを示す。
Next, FIG. 9 shows a bare chip of a planar transistor suitable for application to the above-described semiconductor device.

【0058】 このプレーナ型トランジスタは、n型不
純物濃度の高いn半導体基板10の上に成長されたn
型不純物濃度の十分に低いnエピタキシャル層11、
そのエピタキシャル層11内に形成されたp型不純物濃
度の高いpエミッタ領域12、その半導体領域12内
に形成されたn型不純物濃度の高いnベース領域1
3、少なくとも半導体基板10の表面まで延びる孔にお
ける半導体基板10の露出面に形成されたコレクタ電極
14、コレクタ電極14上に形成されたコレクタバンプ
電極15、エミッタ領域12とオーミックコンタクトと
なるよう形成されたエミッタ電極16とその上のエミッ
タバンプ電極17、ベース領域12とオーミックコンタ
クトとなるよう形成されたベース電極18とその上に形
成されたベースバンプ電極19、横方向抵抗低減用金属
膜20などからなる。このプレーナ型トランジスタの特
徴は、コレクタバンプ電極15とエミッタバンプ電極1
7とベースバンプ電極19が全て同一面にあり、しかも
その高さが全て同一レベルにあるところにある。
This planar type transistor is formed by growing n.sup. + On an n.sup. + Semiconductor substrate 10 having a high n-type impurity concentration.
N epitaxial layer 11 having a sufficiently low impurity concentration
A p + emitter region 12 having a high p-type impurity concentration formed in the epitaxial layer 11 and an n + base region 1 having a high n-type impurity concentration formed in the semiconductor region 12
3. a collector electrode formed on an exposed surface of the semiconductor substrate in a hole extending to at least a surface of the semiconductor substrate; a collector bump electrode formed on the collector electrode; From the emitter electrode 16 and the emitter bump electrode 17 thereon, the base electrode 18 formed to be in ohmic contact with the base region 12 and the base bump electrode 19 formed thereon, and the metal film 20 for reducing the lateral resistance. Become. The feature of this planar transistor is that the collector bump electrode 15 and the emitter bump electrode 1
7 and the base bump electrode 19 are all on the same surface, and all of them are at the same level.

【0059】 図1に示した電気絶縁性基板1の導電パ
ターンを、コレクタバンプ電極15とエミッタバンプ電
極17とベースバンプ電極19の位置と一致するように
予め印刷しておき、その導電パターンにコレクタバンプ
電極15とエミッタバンプ電極17とベースバンプ電極
19をクリームハンダなどで固着することにより、ワイ
ヤボンディングが不要であり、ワイヤボンディングに関
連する問題点を避けることができる。これと同様に一方
の主面側に全ての電極を備えたダイオード、FET、サ
イリスタ、抵抗器、コンデンサなどの部品を用いれば、
ワイヤボンディングが不要の安価で小型、薄型の樹脂封
止型の半導体装置、電源などの電子回路装置を量産する
ことができる。
The conductive pattern of the electrically insulating substrate 1 shown in FIG. 1 is printed in advance so as to match the positions of the collector bump electrode 15, the emitter bump electrode 17, and the base bump electrode 19, and a collector pattern is formed on the conductive pattern. By fixing the bump electrode 15, the emitter bump electrode 17, and the base bump electrode 19 with cream solder or the like, wire bonding is unnecessary, and problems associated with wire bonding can be avoided. Similarly, if you use components such as diodes, FETs, thyristors, resistors, and capacitors with all electrodes on one main surface side,
Inexpensive, small and thin resin-encapsulated semiconductor devices that do not require wire bonding, and electronic circuit devices such as power supplies can be mass-produced.

【0060】 なお、電気絶縁性基板1の裏面の各スク
ライブライン1Cは、必ずしも単一の導電パターン1A
を囲むように形成する必要はなく、複数の導電パターン
1Aをまとめて1単位としてスクライブラインを作って
もよい。
Note that each scribe line 1 C on the back surface of the electrically insulating substrate 1 is not necessarily a single conductive pattern 1 A
It is not necessary to form the scribe line so as to enclose a plurality of conductive patterns 1A.

【0061】 また、電気絶縁性基板は所望の回路パタ
ーン、導電パターンを予め形成してなる多層基板を用い
ることもでき、封止樹脂の付着を向上させるような楔や
孔を電気絶縁性基板に施したものも有効である。
Further, as the electric insulating substrate, a multilayer substrate in which a desired circuit pattern and a conductive pattern are formed in advance can be used, and wedges and holes for improving the adhesion of the sealing resin are formed on the electric insulating substrate. Those that have been applied are also effective.

【0062】[0062]

【発明の効果】 以上述べたように、この発明によれば
非常に小型、薄型、軽量で、封止樹脂のバリ取りが不要
な安価な表面実装型の樹脂封止半導体装置、あるいは小
型電源のような表面実装型の樹脂封止電子回路装置を簡
単で安価な設備で容易に量産することができ、実用上の
効果は極めて大きい。
As described above, according to the present invention, an inexpensive surface-mount type resin-encapsulated semiconductor device which is extremely small, thin, and lightweight, and does not require deburring of encapsulation resin, or a small power supply. Such a surface-mount type resin-sealed electronic circuit device can be easily mass-produced with simple and inexpensive equipment, and the practical effect is extremely large.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の一実施例を示す図である。FIG. 1 is a diagram showing one embodiment of the present invention.

【図2】 この発明の一実施例を説明するための図であ
る。
FIG. 2 is a diagram for explaining an embodiment of the present invention.

【図3】 この発明の一実施例を示す図である。FIG. 3 is a diagram showing one embodiment of the present invention.

【図4】 この発明の一実施例を説明するための図であ
る。
FIG. 4 is a diagram for explaining an embodiment of the present invention.

【図5】 この発明の一実施例を示す図である。FIG. 5 is a diagram showing one embodiment of the present invention.

【図6】 この発明の一実施例を示す図である。FIG. 6 is a diagram showing one embodiment of the present invention.

【図7】 この発明の一実施例を示す図である。FIG. 7 is a diagram showing an embodiment of the present invention.

【図8】 この発明の一実施例を示す図である。FIG. 8 is a diagram showing one embodiment of the present invention.

【図9】 この発明に用いられる半導体装置の一例を示
す図である。
FIG. 9 is a diagram showing an example of a semiconductor device used in the present invention.

【図10】 従来例を示す図である。FIG. 10 is a diagram showing a conventional example.

【図11】 従来例を示す図である。FIG. 11 is a diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

1・・・電気絶縁性基板 1A・・導
電パターン 1B・・電極パターン(外部電極) 1C・・ス
クライブライン 2・・・半導体素子 3・・・ハ
ンダ層 4・・・金属線 5・・・封
止樹脂 6・・・上部鋳型部材 7・・・下
部鋳型部材 8・・・押さえ鋳型部材 10・・・半
導体基板 11・・・エピタキシャル層 12・・・
エミッタ領域 13・・・ベース領域
DESCRIPTION OF SYMBOLS 1 ... Electrically insulating substrate 1A ... Conductive pattern 1B ... Electrode pattern (external electrode) 1C ... Scribe line 2 ... Semiconductor element 3 ... Solder layer 4 ... Metal wire 5 ... Seal Stopping resin 6 ... Upper mold member 7 ... Lower mold member 8 ... Holding mold member 10 ... Semiconductor substrate 11 ... Epitaxial layer 12 ...
Emitter region 13: Base region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二ノ宮 春雄 東京都豊島区高田1丁目18番1号 オリ ジン電気株式会社内 審査官 日比野 隆治 (56)参考文献 特開 昭50−152665(JP,A) 特開 平2−70498(JP,A) 特開 平2−119246(JP,A) 特開 昭58−56458(JP,A) 特開 昭64−14991(JP,A) ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Haruo Ninomiya 1-18-1 Takada, Toshima-ku, Tokyo Origin Electric Company Co., Ltd. Examiner Takaharu Hibino (56) References JP 50-152665 (JP, A JP-A-2-70498 (JP, A) JP-A-2-119246 (JP, A) JP-A-58-56458 (JP, A) JP-A-64-14991 (JP, A)

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 電気絶縁性基板の第1の主面に形成され
た所定の導電パターンに固着された1つ以上の半導体素
子を封止樹脂で封止してなる半導体装置において、前記
電気絶縁性基板は前記第1の主面とは反対側の第2の主
面にバイアホールを通して前記所定の導電パターンに接
続された電極パターンの外部電極を有し、前記電気絶縁
性基板の主面の面積と同程度の大きさのフラットな上面
をもつと共に、前記電気絶縁性基板の周縁と前記上面と
の間に2mm以下の厚みの分割された側壁面を有するこ
とを特徴とする表面実装型の半導体装置。
1. A semiconductor device comprising at least one semiconductor element fixed to a predetermined conductive pattern formed on a first main surface of an electrically insulating substrate and sealed with a sealing resin. The non-conductive substrate has external electrodes of an electrode pattern connected to the predetermined conductive pattern through via holes on a second main surface opposite to the first main surface. A surface mount type having a flat upper surface having a size similar to an area, and having a divided side wall surface having a thickness of 2 mm or less between a peripheral edge of the electrically insulating substrate and the upper surface. Semiconductor device.
【請求項2】 所定の導電パターンを第1の主面に複数
有すると共に、前記第1の主面とは反対側の第2の主面
にバイアホールを通して前記所定の導電パターンに接続
された電極パターンの外部電極を有し、かつ前記所定の
導電パターン及び電極パターンにかからないように前記
第2の主面に複数のスクライブラインが形成された電気
絶縁性基板、前記所定の導電パターンのそれぞれに固着
された1つ以上の半導体素子、前記電気絶縁性基板の前
記導電パターンの形成された部分の全面にわたって連続
して封止する樹脂であって、前記スクライブラインに対
応する箇所では2mm以下の厚みに制限された封止樹脂
を備えたことを特徴とする半導体装置。
2. An electrode having a plurality of predetermined conductive patterns on a first main surface and connected to the predetermined conductive pattern through via holes in a second main surface opposite to the first main surface. An electrically insulating substrate having a pattern of external electrodes and having a plurality of scribe lines formed on the second main surface so as not to cover the predetermined conductive pattern and the electrode pattern; One or more semiconductor elements, a resin that is continuously sealed over the entire surface of the electrically insulating substrate on which the conductive pattern is formed, and has a thickness of 2 mm or less at a location corresponding to the scribe line. A semiconductor device comprising a limited sealing resin.
【請求項3】 請求項2において、前記スクライブライ
ンに対応する前記封止樹脂の箇所に所定の深さの溝を設
けたことを特徴とする半導体装置。
3. The semiconductor device according to claim 2, wherein a groove having a predetermined depth is provided at a position of the sealing resin corresponding to the scribe line.
【請求項4】 請求項1ないし請求項3のいずれかの記
載において、前記半導体素子の他に別の回路部品も前記
導電パターンに電気的に接続されていることを特徴とす
る電子回路装置。
4. The electronic circuit device according to claim 1, wherein another circuit component other than the semiconductor element is electrically connected to the conductive pattern.
【請求項5】 所定の導電パターンを第1の主面に複数
有し、かつ前記所定の導電パターンにかからないように
前記第1の主面とは反対側の第2の主面に複数のスクラ
イブラインの形成された電気絶縁性基板を備え、前記所
定の導電パターンのそれぞれに1つ以上の半導体素子を
固着した後、前記電気絶縁性基板の前記導電パターンの
形成された部分を全面にわたって連続して封止樹脂で封
止し、しかる後に前記スクライブラインに対応する箇所
の前記封止樹脂の厚みが2mm以下の厚みになるように
溝を形成し、前記封止樹脂の硬化後に外力を与えて前記
電気絶縁性基板と封止樹脂とを前記スクライブラインに
沿って分割して個別の半導体装置を得ることを特徴とす
る半導体装置の製造方法。
5. A plurality of predetermined scribe lines are provided on a first main surface, and a plurality of scribes are provided on a second main surface opposite to the first main surface so as not to cover the predetermined conductive patterns. After providing one or more semiconductor elements on each of the predetermined conductive patterns, a portion of the electrical insulating substrate on which the conductive patterns are formed is continuously formed over the entire surface. Then, a groove is formed so that the thickness of the sealing resin at a location corresponding to the scribe line is 2 mm or less, and an external force is applied after the sealing resin is cured. A method of manufacturing a semiconductor device, wherein the electrical insulating substrate and the sealing resin are divided along the scribe line to obtain individual semiconductor devices.
【請求項6】 所定の導電パターンを第1の主面に複数
有し、かつ前記所定の導電パターンにかからないように
前記第1の主面とは反対側の第2の主面に複数のスクラ
イブラインの形成された電気絶縁性基板を備え、前記所
定の導電パターンのそれぞれに1つ以上の半導体素子を
固着した後、前記電気絶縁性基板の前記導電パターンの
形成された部分を全面にわたってフラットになるように
封止樹脂で封止し、その封止樹脂の硬化の途中で、外力
を与えて前記電気絶縁性基板と封止樹脂とを前記スクラ
イブラインに沿って分割して個別の半導体装置を得るこ
とを特徴とする半導体装置の製造方法。
6. A plurality of predetermined conductive patterns are provided on a first main surface, and a plurality of scribes are provided on a second main surface opposite to the first main surface so as not to cover the predetermined conductive patterns. After providing one or more semiconductor elements on each of the predetermined conductive patterns, a portion of the electrical insulating substrate on which the conductive patterns are formed is flattened over the entire surface. And sealing the sealing resin, applying an external force during the curing of the sealing resin to divide the electric insulating substrate and the sealing resin along the scribe line to separate individual semiconductor devices. A method for manufacturing a semiconductor device, comprising:
【請求項7】 請求項6において、前記電気絶縁性基板
の前記導電パターンの形成された部分を全面にわたって
連続するよう封止樹脂で封止した後、前記スクライブラ
インに対応する箇所の前記封止樹脂に所定の深さの溝を
形成することを特徴とする半導体装置の製造方法。
7. The sealing according to claim 6, wherein the portion of the electrically insulating substrate on which the conductive pattern is formed is sealed with a sealing resin so as to be continuous over the entire surface, and then the portion corresponding to the scribe line is sealed. A method for manufacturing a semiconductor device, comprising: forming a groove having a predetermined depth in a resin.
【請求項8】 請求項6又は請求項7において、前記封
止樹脂の完全硬化時の熱変形温度の80%以下の温度で
半硬化させた状態で分割することを特徴とする半導体装
置の製造方法。
8. The method of manufacturing a semiconductor device according to claim 6, wherein the sealing resin is divided in a state where the sealing resin is semi-cured at a temperature of 80% or less of a thermal deformation temperature at the time of complete curing. Method.
【請求項9】 請求項6ないし請求項8のいずれかにお
いて、個別の半導体装置に分割した後に更に加熱して硬
化させることを特徴とする半導体装置の製造方法。
9. The method of manufacturing a semiconductor device according to claim 6, wherein the semiconductor device is divided into individual semiconductor devices and then further heated and cured.
【請求項10】 所定の導電パターンを第1の主面に複
数有し、かつ前記所定の導電パターンにかからないよう
に前記第1の主面とは反対側の第2の主面に複数のスク
ライブラインの形成された電気絶縁性基板を備え、前記
所定の導電パターンのそれぞれに1つ以上の半導体素子
を固着した後、前記電気絶縁性基板の前記導電パターン
の形成された部分を全面にわたって活性エネルギ線硬化
型樹脂を供給して覆い、その上を所定の高さの複数の畦
部をもつ透明の鋳型部材でもって、前記スクライブライ
ンに対応する前記活性エネルギ線硬化型樹脂の箇所に前
記畦部が合致するように押さえることにより、前記スク
ライブラインに沿って溝を形成すると共に、表面をフラ
ットにし、しかる後に該鋳型部材を通して活性エネルギ
線を照射することにより活性エネルギ線硬化型樹脂を硬
化させ、前記スクライブラインに沿って分割することを
特徴とする半導体装置の製造方法。
10. A plurality of predetermined conductive patterns are provided on a first main surface, and a plurality of scribes are provided on a second main surface opposite to the first main surface so as not to cover the predetermined conductive patterns. An electrically insulating substrate on which lines are formed, and after fixing at least one semiconductor element on each of the predetermined conductive patterns, the active energy is formed over the entire surface of the electrically insulating substrate on which the conductive patterns are formed. A line-curing resin is supplied and covered, and a transparent mold member having a plurality of ridges having a predetermined height is provided thereon, and the ridge is formed at a position of the active energy ray-curable resin corresponding to the scribe line. By forming the grooves along the scribe lines and flattening the surface, and then irradiating active energy rays through the mold member, A method of manufacturing a semiconductor device, further comprising curing an active energy ray-curable resin and dividing the resin along the scribe lines.
【請求項11】 請求項5ないし請求項10のいずれか
において、前記半導体素子の他に別の回路部品も前記導
電パターンに電気的に接続されていることを特徴とする
電子回路装置の製造方法。
11. The method for manufacturing an electronic circuit device according to claim 5, wherein another circuit component in addition to the semiconductor element is electrically connected to the conductive pattern. .
JP24275392A 1992-06-10 1992-08-19 Semiconductor device, electronic circuit device, and manufacturing method thereof Expired - Lifetime JP2617402B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24275392A JP2617402B2 (en) 1992-06-10 1992-08-19 Semiconductor device, electronic circuit device, and manufacturing method thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP17622592 1992-06-10
JP4-176225 1992-06-10
JP24275392A JP2617402B2 (en) 1992-06-10 1992-08-19 Semiconductor device, electronic circuit device, and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH0661417A JPH0661417A (en) 1994-03-04
JP2617402B2 true JP2617402B2 (en) 1997-06-04

Family

ID=26497230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24275392A Expired - Lifetime JP2617402B2 (en) 1992-06-10 1992-08-19 Semiconductor device, electronic circuit device, and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2617402B2 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465743B1 (en) 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US6281026B1 (en) 1997-11-14 2001-08-28 Niigata Seimitsu Co., Ltd. Semiconductor device and method for manufacturing the same
WO1999026289A1 (en) * 1997-11-18 1999-05-27 T.I.F. Co., Ltd. Semiconductor device and method for manufacturing the same
WO1999028970A1 (en) * 1997-11-28 1999-06-10 T.I.F. Co., Ltd. Semiconductor device and method for manufacturing the same
JP4505803B2 (en) * 2004-06-29 2010-07-21 日立金属株式会社 Manufacturing method of high-frequency electronic components
JP4769837B2 (en) * 2008-03-31 2011-09-07 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
JP4911635B2 (en) * 2008-05-29 2012-04-04 三洋電機株式会社 Semiconductor device
JP2008205515A (en) * 2008-05-29 2008-09-04 Sanyo Electric Co Ltd Manufacturing method of semiconductor device
JP2010219420A (en) * 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5840335B2 (en) * 1974-05-27 1983-09-05 株式会社東芝 Separable multiple semiconductor devices
JPS5856458A (en) * 1981-09-30 1983-04-04 Nec Corp Manufacture of electronic parts
JPS6414991A (en) * 1987-07-09 1989-01-19 Toshiba Corp Manufacture of circuit module
JPH0270498A (en) * 1988-09-06 1990-03-09 Asahi Glass Co Ltd Manufacture of ic cartridge
JP2654677B2 (en) * 1988-10-28 1997-09-17 新電元工業株式会社 Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JPH0661417A (en) 1994-03-04

Similar Documents

Publication Publication Date Title
US7037756B1 (en) Stacked microelectronic devices and methods of fabricating same
US8822274B2 (en) Packaged IC having printed dielectric adhesive on die pad
US20120286405A1 (en) Semiconductor device and method for manufacturing the same
CN1674280A (en) Stacked electronic part
US8766430B2 (en) Semiconductor modules and methods of formation thereof
US7432601B2 (en) Semiconductor package and fabrication process thereof
JP2617402B2 (en) Semiconductor device, electronic circuit device, and manufacturing method thereof
US9318473B2 (en) Semiconductor device including a polymer disposed on a carrier
US11984392B2 (en) Semiconductor package having a chip carrier with a pad offset feature
US6975512B1 (en) Thermally enhanced heat sink BGA package
US7745257B2 (en) High power MCM package with improved planarity and heat dissipation
US20060199302A1 (en) Semiconductor device and a manufacturing method of the same
US10991670B2 (en) Semiconductor device assemblies including spacer with embedded semiconductor die
US8859333B2 (en) Integrated circuit package and a method for dissipating heat in an integrated circuit package
CN113130422B (en) Power module and preparation method thereof
EP3428962B1 (en) Semiconductor device and method for manufacturing semiconductor device
CN110634751B (en) Packaging method and packaging structure of power semiconductor module
KR102050130B1 (en) Semiconductor package and a method of manufacturing the same
CN112310006A (en) Encapsulated package with carrier, laminate and member therebetween
JP2002033343A (en) Method for manufacturing electronic component
JP2010086996A (en) Method of manufacturing circuit device
CN217334014U (en) Semiconductor device with a plurality of transistors
TWI290759B (en) Semiconductor package and its fabricating process
JPH07283345A (en) Semiconductor device, its manufacture, and resin sealed object
TWI297942B (en) Carrier board structure with semiconductor chip embedded therein

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090311

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110311

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110311

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120311

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120311

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130311

Year of fee payment: 16

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130311

Year of fee payment: 16