JP2613951B2 - Display device - Google Patents
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- JP2613951B2 JP2613951B2 JP2048291A JP4829190A JP2613951B2 JP 2613951 B2 JP2613951 B2 JP 2613951B2 JP 2048291 A JP2048291 A JP 2048291A JP 4829190 A JP4829190 A JP 4829190A JP 2613951 B2 JP2613951 B2 JP 2613951B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインターレース表示を行なう表示装置に関す
る。Description: TECHNICAL FIELD The present invention relates to a display device for performing interlaced display.
従来、インターレース表示を行なう表示装置は例えば
第４図に示す構成を有している。Conventionally, a display device for performing interlaced display has, for example, a configuration shown in FIG.
第４図に示した表示装置はCPU41と、表示制御装置42
と、選択信号発生回路43と、選択回路44と、ビデオ用メ
モリ45と、CRTコントローラ46と、CRT47とから構成され
ている。The display device shown in FIG.
And a selection signal generation circuit 43, a selection circuit 44, a video memory 45, a CRT controller 46, and a CRT 47.
ビデオ用メモリ45にはCRT47の表示画面に表示させる
１画面分のデータが格納されている。第５図はビデオ用
メモリ45の各アドレスとCRT47の表示画面上の位置との
対応関係を示した図であり、この例ではビデオ用メモリ
45のアドレスA0〜A3,A4〜A7,A8〜A11,A12〜A15,…がそ
れぞれCRT47の表示画面の第L1,L2,L3,L4…と対応してい
る。The video memory 45 stores data for one screen to be displayed on the display screen of the CRT 47. FIG. 5 is a diagram showing the correspondence between each address of the video memory 45 and the position on the display screen of the CRT 47. In this example, the video memory 45 is used.
The 45 addresses A0 to A3, A4 to A7, A8 to A11, A12 to A15,... Correspond to the L1, L2, L3, L4,.
選択回路44は表示制御装置42からのアドレス或いはCP
U41からのアドレスの内の一方を選択信号発生回路43か
ら加えられる選択信号に基づいて選択し、ビデオ用メモ
リ45に加える。また、選択信号発生回路43はCPU41のみ
がビデオ用メモリ45をアクセスする場合はCPU41からの
アドレスを選択する選択信号を、表示制御装置42のみが
ビデオ用メモリ45をアクセスする場合は表示制御装置42
からのアドレスを選択する選択信号を、両者がビデオ用
メモリ45をアクセスする場合は表示制御装置42からのア
ドレスを選択する選択信号を出力する。また、両者がビ
デオ用メモリ45をアクセスした時は、選択信号発生回路
43はCPU41にアクセス不許可応答を加え、CPU41に再度ビ
デオ用メモリ45に対するアクセスを行なわせる。The selection circuit 44 receives the address or CP from the display control device 42.
One of the addresses from U41 is selected based on the selection signal applied from the selection signal generation circuit 43, and is added to the video memory 45. The selection signal generation circuit 43 receives a selection signal for selecting an address from the CPU 41 when only the CPU 41 accesses the video memory 45, and a display control device 42 when only the display control device 42 accesses the video memory 45.
And a selection signal for selecting an address from the display controller 42 when both access the video memory 45. When both access the video memory 45, the selection signal generation circuit
43 adds an access denial response to the CPU 41 and causes the CPU 41 to access the video memory 45 again.
次にビデオ用メモリ45の内容をCRT47に表示させる場
合の動作を説明する。Next, an operation when the content of the video memory 45 is displayed on the CRT 47 will be described.
インターレース表示を行なわせる表示制御装置42はビ
デオ用メモリ45の内容をCRT47に表示させる際、ビデオ
用メモリ45に表示指示を加えると共に、選択回路44を介
してビデオ用メモリ45に表示を開始させるアドレスを加
える。ビデオ用メモリ45は表示指示及びアドレスが加え
られることにより、そのアドレスから連続する所定アド
レス分（複数ライン分）のデータを出力する。但し、ビ
デオ用メモリ45は前回の表示指示によって指示されたデ
ータの出力が完了する前に次の表示指示が加えられた場
合は、新たに加えられた表示指示に従った動作を行な
う。When displaying the contents of the video memory 45 on the CRT 47, the display control device 42 for performing the interlaced display applies a display instruction to the video memory 45 and an address to start the display on the video memory 45 via the selection circuit 44. Add. When a display instruction and an address are added, the video memory 45 outputs data of a predetermined address (a plurality of lines) continuous from the address. However, if the next display instruction is added before the output of the data specified by the previous display instruction is completed, the video memory 45 performs an operation according to the newly added display instruction.
従って、インターレース表示を行なわせる表示制御装
置42の動作は次のようになる。即ち、表示制御装置42は
先ず、奇数フィールドの第L1ラインの先頭のアドレスA0
及び表示指示をビデオ用メモリ45に加える。これによ
り、ビデオ用メモリ45から連続する複数アドレスに格納
されている複数ライン分のデータを出力させることはで
きるが、インターレース表示であるため、第L1ラインの
次に第L2ラインのデータを出力させることはできない。
このため、表示制御装置42は第L1ラインの表示が終了し
たタイミングで第L3ラインの先頭アドレス及び表示指示
を出力する。以下、奇数フィールドの全てのラインに対
する表示が完了するまで、表示制御装置42は前述したと
同様の動作を行なう。奇数フィールドの全てのラインに
対する表示が完了すると、表示制御装置42は前述したと
同様にして偶数フィールドの各ラインにデータを表示さ
せ、偶数フィールドの全てのラインのデータの表示が完
了すると、再び奇数フィールドの表示を行なう。ビデオ
用メモリ45から出力されたデータはCRTコントローラ46
でビデオ信号に変換され、CRT47に表示される。Accordingly, the operation of the display control device 42 for performing the interlaced display is as follows. That is, the display control device 42 firstly starts the first address A0 of the L1 line of the odd field.
And a display instruction is added to the video memory 45. As a result, data for a plurality of lines stored in a plurality of consecutive addresses can be output from the video memory 45, but since the display is interlaced, data for the L2 line is output after the L1 line. It is not possible.
For this reason, the display control device 42 outputs the start address and the display instruction of the L3 line at the timing when the display of the L1 line is completed. Hereinafter, the display control device 42 performs the same operation as described above until the display for all the lines of the odd field is completed. When the display for all the lines of the odd field is completed, the display control device 42 displays the data on each line of the even field in the same manner as described above. Display the field. The data output from the video memory 45 is stored in the CRT controller 46.
Is converted to a video signal and displayed on the CRT 47.
次に、ビデオ用メモリ45の内容を書替え、CRT47の表
示内容を変更する場合の動作を説明する。Next, an operation when the contents of the video memory 45 are rewritten and the display contents of the CRT 47 are changed will be described.
各アドレスがCRT47の各表示領域と１対１に対応する
ビデオ用メモリ45の内容を書替え、CRT47の表示内容を
変更する場合、CPU41は表示内容を変更するCRT47の表示
領域対応のアドレスと書替えデータとを出力する。その
時、表示制御装置43がビデオ用メモリ45をアクセスして
いれば、選択信号発生回路43からアクセス不許可応答が
加えられ、再度書替え位置を示すアドレスと書替えデー
タとを出力することになる。表示制御装置がビデオ用メ
モリ45をアクセスしていなければ、CPU41から出力され
たアドレスは選択回路44を介してビデオ用メモリ45に加
えられ、そのアドレスに書替えデータが格納される。When rewriting the contents of the video memory 45, where each address corresponds to each display area of the CRT 47 on a one-to-one basis, and changing the display contents of the CRT 47, the CPU 41 changes the display contents with the address corresponding to the display area of the CRT 47 and the rewriting data. Is output. At this time, if the display control device 43 is accessing the video memory 45, an access denial response is added from the selection signal generation circuit 43, and the address indicating the rewrite position and the rewrite data are output again. If the display control device has not accessed the video memory 45, the address output from the CPU 41 is added to the video memory 45 via the selection circuit 44, and the rewrite data is stored at that address.
上述した従来のインターレース表示を行なう表示装置
は、CRT47の表示画面の各ラインL1,L2,…対応のデータ
が先頭番地A0から順番に格納されているビデオ用メモリ
45を使用しているので、インターレース表示を行なう
際、１ライン毎にアドレスが不連続になる。このため、
従来装置では、インターレース表示を行なう際、全ての
ラインの先頭でビデオ用メモリ45に対して表示指示を行
なわなければならず、表示制御装置42によるビデオ用メ
モリ45の占有率が高くなり、CPU41がビデオ用メモリ45
のアクセスに失敗する可能性が高くなるという問題があ
った。The conventional display device for performing interlaced display is a video memory in which data corresponding to each line L1, L2,... Of the display screen of the CRT 47 is stored in order from the start address A0.
Since 45 is used, the address becomes discontinuous for each line when performing interlace display. For this reason,
In the conventional device, when performing interlaced display, a display instruction must be issued to the video memory 45 at the beginning of all lines, and the occupancy of the video memory 45 by the display control device 42 increases, and the CPU 41 Video memory 45
There is a problem that the possibility of access failure increases.
本発明の目的は表示制御装置によるビデオ用メモリの
占有率を低くすることにある。An object of the present invention is to reduce the occupancy of the video memory by the display control device.
本発明は上記目的を達成するため、 インターレース表示を行なう表示装置に於いて、 前記表示装置の画面の偶数フィールドに表示する各デ
ータが連続したアドレスに格納され、表示開始アドレス
と表示指示とが加えられることにより、前記表示開始ア
ドレスを先頭とする連続したアドレスに格納されている
複数ライン分のデータを出力し、書替えデータとアドレ
スとが加えられることにより前記書替えデータを前記ア
ドレスに書き込む第１のビデオ用メモリと、 前記表示装置の画面の奇数フィールドに表示する各デ
ータが連続したアドレスに格納され、表示開始アドレス
と表示指示とが加えられることにより、前記表示開始ア
ドレスを先頭とする連続したアドレスに格納されている
複数ライン分のデータを出力し、書替えデータとアドレ
スとが加えられることにより前記書替えデータを前記ア
ドレスに書き込む第２のビデオ用メモリと、 前記第1,第２のビデオ用メモリに対して交互に、格納
されているデータが全て出力されるまで繰り返し、表示
開始アドレスと表示指示とを出力しそれに応答して前記
複数ライン分のデータが出力されると、前回出力した表
示開始アドレスよりも前記複数ライン分進んだ表示開始
アドレスと表示指示とを出力するという処理を行なう表
示制御手段と、 表示を変更する前記表示装置の表示領域に対応したア
ドレスと書替えデータとを出力する表示内容変更手段
と、 該表示内容変更手段が出力したアドレスが奇数フィー
ルド上の表示領域を指定するものなのか、偶数フィール
ド上の表示領域を指定するものなのかを示す奇数偶数信
号と、前記表示内容変更手段が出力したアドレスと対応
する前記第１或いは第２のビデオ用メモリ上のアドレス
とを出力するアドレス変換手段と、 前記表示制御手段と前記表示内容変更手段とが同時に
前記第１或いは第２のビデオ用メモリをアクセスした場
合は、前記表示制御手段から出力される表示開始アドレ
ス，表示指示を前記第1,第２のビデオ用メモリの内の、
前記表示制御手段がアクセス対象にしているビデオ用メ
モリに印加すると共に前記表示内容変更手段に対してア
クセス不許可応答を行ない、前記表示制御手段のみが前
記第１或いは第２のビデオ用メモリをアクセスした場合
は、前記表示制御手段から出力される表示開始アドレ
ス，表示指示を前記第1,第２のビデオ用メモリの内の、
前記表示制御手段がアクセス対象にしているビデオ用メ
モリに印加し、前記表示内容変更手段のみが前記第１或
いは第２のビデオ用メモリをアクセスした場合は、前記
アドレス交換手段から出力されるアドレスと前記書替え
データとを前記第1,第２のビデオ用メモリの内の、前記
奇数偶数信号によって示されるビデオ用メモリに印加す
る選択手段とを備えている。In order to achieve the above object, the present invention provides a display device for performing interlaced display, wherein each data to be displayed in an even field of a screen of the display device is stored in a continuous address, and a display start address and a display instruction are added. Thus, data for a plurality of lines stored at continuous addresses starting from the display start address is output, and the rewrite data and the address are added to write the rewrite data to the address. A video memory, and each data to be displayed in an odd field of the screen of the display device is stored in a continuous address, and a display start address and a display instruction are added, so that a continuous address starting from the display start address is provided. Output the data for multiple lines stored in the Is added to the second video memory for writing the rewrite data to the address, and the first and second video memories are alternately repeated until all the stored data is output. When the display start address and the display instruction are output and the data for the plurality of lines is output in response thereto, the display start address and the display instruction advanced by the plurality of lines from the previously output display start address are output. Display control means for performing the processing described above; display content changing means for outputting an address corresponding to the display area of the display device for changing the display and rewrite data; and an address output by the display content changing means being in an odd field. An odd / even signal indicating whether the display area is specified or a display area on an even field; Address conversion means for outputting an address on the first or second video memory corresponding to the address output by the change means; and the display control means and the display content change means simultaneously operate the first or second display contents. When the video memory is accessed, the display start address and the display instruction output from the display control means are transmitted from the first and second video memories.
The display control means applies the access to the video memory to be accessed and sends an access denial response to the display content changing means, and only the display control means accesses the first or second video memory. In this case, the display start address and the display instruction output from the display control means are stored in the first and second video memories.
When the display control means applies to the video memory to be accessed and only the display content changing means accesses the first or second video memory, an address output from the address exchange means is used. Selecting means for applying the rewrite data to the video memory indicated by the odd / even signal among the first and second video memories.
第１のビデオ用メモリには表示装置の画面の偶数フィ
ールドに表示する各データが連続したアドレスに格納さ
れ、表示開始アドレスと表示指示とが加えられることに
より、連続したアドレスに格納されている複数ライン分
のデータを順次出力する。第２のビデオ用メモリには表
示装置の画面の奇数フィールドに表示する各データが連
続したアドレスに格納され、表示開始アドレスと表示指
示とが加えられることにより、連続したアドレスに格納
されている複数ライン分のデータを順次出力する。In the first video memory, each data to be displayed in the even field of the screen of the display device is stored at a continuous address, and a display start address and a display instruction are added to store the data at the continuous addresses. The data for the line is sequentially output. In the second video memory, each data to be displayed in the odd field of the screen of the display device is stored at a continuous address, and the display start address and the display instruction are added to store the data at the continuous addresses. The data for the line is sequentially output.
表示制御手段は、第1,第２のビデオ用メモリに対して
交互に、格納されているデータが全て出力されるまで繰
り返し、表示開始アドレスと表示指示とを出力しそれに
応答して前記複数ライン分のデータが出力されると、前
回出力した表示開始アドレスよりも前記複数ライン分進
んだ表示開始アドレスと表示指示とを出力するという処
理を行なう。表示内容変更手段は表示装置の表示領域に
対応したアドレスと書替えデータとを出力する。アドレ
ス変換手段は表示内容変更手段が出力したアドレスが奇
数フィールド上の表示領域を指定するものなのか、偶数
フィールド上の表示領域を指定するものなのかを示す奇
数偶数信号を出力すると共に、表示内容変更手段が出力
したアドレスに対応する第１或いは第２のビデオ用メモ
リ上のアドレスを出力する。選択手段は、表示制御手段
と表示内容変更手段とが同時に第１或いは第２のビデオ
用メモリをアクセスした場合は、表示制御手段から出力
される表示開始アドレス，表示指示を第1,第２のビデオ
用メモリの内の、表示制御手段がアクセス対象にしてい
るビデオ用メモリに印加すると共に表示内容変更手段に
対してアクセス不許可応答を行ない、表示制御手段のみ
が第１或いは第２のビデオ用メモリをアクセスした場合
は、表示制御手段から出力される表示開始アドレス，表
示指示を第1,第２のビデオ用メモリの内の、表示制御手
段がアクセス対象にしているビデオ用メモリに印加し、
表示内容変更手段のみが第１或いは第２のビデオ用メモ
リをアクセスした場合は、アドレス交換手段から出力さ
れるアドレスと書替えデータとを第1,第２のビデオ用メ
モリの内の、奇数偶数信号によって示されるビデオ用メ
モリに印加する。The display control means alternately repeats until the stored data is completely output to the first and second video memories, and outputs a display start address and a display instruction. When the minute data is output, a process of outputting a display start address and a display instruction advanced by a plurality of lines from the previously output display start address is performed. The display content changing means outputs an address corresponding to the display area of the display device and rewrite data. The address conversion means outputs an odd / even signal indicating whether the address output by the display content changing means specifies a display area on an odd field or a display area on an even field, and displays the display content. An address on the first or second video memory corresponding to the address output by the changing means is output. When the display control means and the display content changing means simultaneously access the first or second video memory, the selection means outputs a display start address and a display instruction output from the display control means to the first and second video memories. In the video memory, the display control means applies the signal to the video memory to be accessed and sends an access rejection response to the display content changing means, and only the display control means controls the first or second video. When the memory is accessed, the display start address and the display instruction output from the display control means are applied to the video memory to be accessed by the display control means among the first and second video memories,
When only the display content changing means accesses the first or second video memory, the address output from the address exchange means and the rewrite data are written in the odd and even signals in the first and second video memories. To the video memory indicated by.
次に本発明の実施例について図面を参照して詳細に説
明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の実施例のブロック図であり、CPU1
と、アドレス変換回路２と、表示制御装置３と、選択信
号発生回路４と、選択回路5,6と、切替回路７と、ビデ
オ用メモリ8,9と、CRTコントローラ10と、CRT11と、切
替回路12とから構成されている。FIG. 1 is a block diagram of an embodiment of the present invention.
Address conversion circuit 2, display control device 3, selection signal generation circuit 4, selection circuits 5, 6, switching circuit 7, video memories 8, 9, CRT controller 10, CRT 11, And a circuit 12.
ビデオ用メモリ8,9にはそれぞれCRT11の表示画面の奇
数フィールド，偶数フィールドに表示させるデータが格
納されている。第２図はビデオ用メモリ8,9の各アドレ
スとCRT11の表示画面上の位置との対応関係を示した図
であり、この例ではビデオ用メモリ８のアドレスA0〜A
3,A4〜A7,A8〜A11,…がCRT11の表示画面の第L1,L3,L5,
…に対応し、ビデオ用メモリ９のアドレスA0〜A3,A4〜A
7,A8〜A11,…がそれぞれCRT11の表示画面のL2,L4,L6,…
と対応している。The video memories 8 and 9 store data to be displayed in odd and even fields of the display screen of the CRT 11, respectively. FIG. 2 is a diagram showing the correspondence between each address of the video memories 8 and 9 and the position on the display screen of the CRT 11. In this example, addresses A0 to A0 of the video memory 8 are shown.
3, A4 to A7, A8 to A11, ... are the L1, L3, L5,
, And addresses A0 to A3, A4 to A of the video memory 9
7, A8 to A11, ... are L2, L4, L6, ... on the display screen of CRT11, respectively.
It corresponds to.
選択回路５はアドレス変換回路２から出力されるアド
レスOA或いは表示制御装置３から出力されるアドレスｃ
の内の一方を選択信号発生回路４から加えられる選択信
号ｅに基づいて選択し、出力する。選択回路６はアドレ
ス変換回路２から出力される偶数，奇数を示す信号ｂ或
いは表示制御装置３から出力される偶数，奇数を示す信
号ｄの内の一方を選択信号発生回路４から加えられる選
択信号ｅに従って選択し、出力する。選択信号発生回路
４はCPU1のみがビデオ用メモリ8,9をアクセスする場合
はCPU1から出力されるアドレスを選択する選択信号ｅ
を、表示制御装置３のみがビデオ用メモリ8,9をアクセ
スする場合は表示制御装置３から出力されるアドレスｃ
を選択する選択信号ｅを、両者がビデオ用メモリ8,9を
アクセスする場合は表示制御装置３から出力されるアド
レスｃを選択する選択信号ｅを出力する。また、両者が
ビデオ用メモリ8,9をアクセスした時は、選択信号発生
回路４はCPU1にアクセス不許可応答を加え、CPU1に再度
ビデオ用メモリ8,9に対するアクセスを行なわせる。切
替回路７は選択回路６の出力信号が奇数を示すものであ
る場合は選択回路５から出力されたアドレスをビデオ用
メモリ８に加え、偶数を示すものである場合はビデオ用
メモリ９に加える。切替回路12は選択回路６の出力信号
が奇数を示すものである場合は表示制御装置３から出力
された表示指示ｆをビデオ用メモリ８に加え、偶数を示
すものである場合にはビデオ用メモリ９に加える。The selection circuit 5 outputs the address OA output from the address conversion circuit 2 or the address c output from the display control device 3.
Is selected based on the selection signal e added from the selection signal generation circuit 4 and output. The selection circuit 6 receives one of the signal b indicating the even number and the odd number output from the address conversion circuit 2 and the signal d indicating the even number and the odd number output from the display control device 3 and adds the selection signal from the selection signal generation circuit 4. Select according to e and output. When only the CPU 1 accesses the video memories 8 and 9, the selection signal generating circuit 4 selects the address output from the CPU 1.
When only the display control device 3 accesses the video memories 8 and 9, the address c output from the display control device 3 is used.
And a selection signal e for selecting an address c output from the display control device 3 when both access the video memories 8 and 9. When both of them access the video memories 8 and 9, the selection signal generation circuit 4 adds an access non-permission response to the CPU 1 and causes the CPU 1 to access the video memories 8 and 9 again. The switching circuit 7 adds the address output from the selection circuit 5 to the video memory 8 when the output signal of the selection circuit 6 indicates an odd number, and adds the address to the video memory 9 when the output signal indicates an even number. The switching circuit 12 adds the display instruction f output from the display control device 3 to the video memory 8 when the output signal of the selection circuit 6 indicates an odd number, and the video memory when the output signal indicates an even number. Add to 9.
第３図はアドレス変換回路２の構成例を示したブロッ
ク図であり、CPU1から出力されるアドレスがｎビット構
成の場合についてのものである。CRT11の表示画面の水
平サイズ（表示画面の１ラインがビデオ用メモリ8,9の
何アドレス分かを示す値）が設定される水平サイズ設定
レジスタ21と、水平サイズ設定レジスタ21に設定された
値Ｐを入力して20×Ｐ〜2n×Ｐを出力する乗算器22と、
A,B端子の入力を比較してＢ≧Ａのとき、出力を“1"に
する比較器23−１〜23−（ｎ＋１）と、C,D端子に加え
られる値を入力してＣ−Ｄを出力する減算器24−１〜24
−（ｎ＋１）と、Ｓ端子に加えられる信号が“0"の時は
Ｘ端子を選択し、“1"の時はＹ端子を選択する選択器25
−１〜25−（ｎ＋１）,26と、E,F端子に加えられる値を
加算してＥ＋Ｆを出力する加算器27と、G,H端子に加え
られる値を入力してＧ−Ｈを出力する減算器28と、Ｉ端
子に加えられる値を入力してI/2を出力する除算器29
と、J,K端子に加えられる値を入力してＪ＋Ｋを出力す
る加算器30とから構成されている。FIG. 3 is a block diagram showing a configuration example of the address conversion circuit 2, in which the address output from the CPU 1 has an n-bit configuration. A horizontal size setting register 21 in which the horizontal size of the display screen of the CRT 11 (a value indicating one address of one line of the display screen in the video memories 8 and 9) and a value set in the horizontal size setting register 21 a multiplier 22 which enter the P outputs the 2 0 × P~2n × P,
Comparing the inputs of the A and B terminals, when B ≧ A, the comparators 23-1 to 23- (n + 1) for setting the output to “1” and the values applied to the C and D terminals are input to C− Subtractors 24-1 to 24 that output D
A selector 25 for selecting the X terminal when − (n + 1) and the signal applied to the S terminal are “0” and selecting the Y terminal when the signal applied to the S terminal is “1”.
-1 to 25- (n + 1), 26, an adder 27 that adds the values applied to the E and F terminals and outputs E + F, and inputs the values applied to the G and H terminals to output GH And a divider 29 which inputs a value applied to the I terminal and outputs I / 2.
And an adder 30 for inputting values applied to the J and K terminals and outputting J + K.
次に各図を参照して本実施例の動作を説明する。 Next, the operation of this embodiment will be described with reference to the drawings.
先ず、ビデオ用メモリ8,9の内容をCRT11に表示する場
合の動作を説明する。First, the operation when the contents of the video memories 8 and 9 are displayed on the CRT 11 will be described.
インターレース表示を行なわせる表示制御装置３は信
号ｄを奇数を示すものとし、更に、アドレスｃとして奇
数フィールドのデータが格納されているビデオ用メモリ
８の先頭アドレスA0を出力すると共に表示指示ｆを出力
する。表示制御装置３から出力された奇数を示す信号ｄ
は選択回路６を介して切替回路7,12に加えられ、アドレ
スA0は選択回路５を介して切替回路７に加えられ、表示
指示ｆは切替回路12に加えられる。この時、切替回路7,
12に加えられている選択回路６の出力信号は奇数を示す
ものであるので、表示制御装置３から出力されたアドレ
スA0及び表示指示は奇数フィールドのデータが格納され
ているビデオ用メモリ８に加えられる。The display control device 3 for performing the interlaced display sets the signal d to indicate an odd number, and further outputs the head address A0 of the video memory 8 in which the data of the odd field is stored as the address c and outputs the display instruction f. I do. Signal d indicating an odd number output from display control device 3
Is applied to the switching circuits 7 and 12 via the selection circuit 6, the address A0 is applied to the switching circuit 7 via the selection circuit 5, and the display instruction f is applied to the switching circuit 12. At this time, the switching circuit 7,
Since the output signal of the selection circuit 6 added to 12 indicates an odd number, the address A0 and the display instruction output from the display control device 3 are added to the video memory 8 storing the data of the odd field. Can be
これにより、ビデオ用メモリ８は第L1ラインのデータ
（アドレスA0〜A3に格納されているデータ）からｍライ
ン分の奇数ラインのデータを順次出力する。例えば、ｍ
が３であるとすると、ビデオ用メモリ８は第L1,L3,L5ラ
インのデータを順次出力することになる。ビデオ用メモ
リ８から出力されたデータはCRTコントローラ10でビデ
オ信号に変換され、CRT11に表示される。As a result, the video memory 8 sequentially outputs the data of the odd-numbered lines of m lines from the data of the L1 line (the data stored in the addresses A0 to A3). For example, m
Is 3, the video memory 8 sequentially outputs the data of the L1, L3, and L5 lines. The data output from the video memory 8 is converted into a video signal by the CRT controller 10 and displayed on the CRT 11.
ビデオ用メモリ８からｍライン分のデータが全て出力
されると、表示制御装置３はアドレスｃとして次の奇数
ラインの先頭アドレス（ｍが３の場合は、第L7ラインの
先頭アドレスA12）を出力すると共に表示指示ｆを出力
する。これにより、前述したと同様に、ｍライン分の奇
数ラインのデータがビデオ用メモリ８から出力され、CR
T11に表示される。以下、奇数ラインのデータが全てビ
デオ用メモリ８から出力されるまで、表示制御装置３は
前述したと同様の動作を行なう。When all the data for m lines are output from the video memory 8, the display control device 3 outputs the start address of the next odd line (if m is 3, the start address A12 of the L7th line) as the address c. And outputs a display instruction f. As a result, as described above, m-line odd-numbered line data is output from the video memory 8 and the CR line is output.
Displayed on T11. Thereafter, the display control device 3 performs the same operation as described above until all the data of the odd lines is output from the video memory 8.
奇数フィールドの表示が完了すると、表示制御装置３
は信号ｄを偶数を示すものとし、更に、アドレスｃとし
て偶数フィールドのデータが格納されているビデオ用メ
モリ９の先頭アドレスA0を出力すると共に、表示指示ｆ
を出力する。この時、信号ｄは偶数を示すものとなって
いるので、表示制御装置３から出力されたアドレスA0及
び表示指示は偶数フィールドのデータが格納されている
ビデオ用メモリ９に加えられる。これにより、ビデオ用
メモリ９は第L2ラインからｍライン分の偶数ラインのデ
ータを順次出力する。ビデオ用メモリ９からｍライン分
のデータが全て出力されると、表示制御装置３はアドレ
スｃとして次の偶数ラインの先頭アドレスを出力すると
共に、表示指示ｆを出力する。これにより、前述したと
同様に、ｍライン分の偶数ラインのデータがビデオ用メ
モリ９から順次出力され、CRT11に表示される。そし
て、全ての偶数ラインのデータが出力されると、表示制
御装置３は再び、奇数ラインに対する処理を行なう。When the display of the odd field is completed, the display control device 3
Indicates that the signal d indicates an even number, and outputs the start address A0 of the video memory 9 in which data of the even field is stored as the address c, and displays the display instruction f
Is output. At this time, since the signal d indicates an even number, the address A0 and the display instruction output from the display control device 3 are applied to the video memory 9 storing the data of the even field. As a result, the video memory 9 sequentially outputs data of even lines of m lines from the L2 line. When all the data for m lines are output from the video memory 9, the display control device 3 outputs the head address of the next even-numbered line as the address c and outputs the display instruction f. Thus, as described above, the data of the even lines of m lines are sequentially output from the video memory 9 and displayed on the CRT 11. Then, when the data of all the even lines is output, the display control device 3 performs the processing for the odd lines again.
次に、ビデオ用メモリ8,9の内容を書替え、CRT11の表
示内容を変更する場合の動作を説明する。Next, an operation for rewriting the contents of the video memories 8 and 9 and changing the display contents of the CRT 11 will be described.
ビデオ用メモリ8,9の内容を書替え、CRT11の表示内容
を変更する場合、CPU1はビデオ用メモリが２つのメモリ
から構成されていることを意識せずに、ビデオ用メモリ
が１つのメモリから構成されている従来例に於いてCRT1
1の表示内容を変更する場合と同様に、表示内容を変更
するCRT11の表示領域対応のアドレスと書替えデータと
を出力する。その時、表示制御装置３がビデオ用メモリ
8,9をアクセスしていれば、選択信号発生回路４からア
クセス不許可応答が加えられ、再度アクセスを行なうこ
とになる。例えば、CRT11の第L4ラインの先頭の表示領
域の表示内容を変更する場合、本実施例ではビデオ用メ
モリを２つのビデオ用メモリ8,9で構成しているので、
第２図の例に示すように、第L4ラインの先頭の表示領域
対応のアドレスはA4になっているが、CPU1はそのことを
意識せずに従来例と同様にアドレスA12を出力する。When rewriting the contents of the video memories 8 and 9 and changing the display contents of the CRT 11, the CPU 1 configures the video memory from one memory without being aware that the video memory is composed of two memories. CRT1
In the same manner as in the case of changing the display content in 1, the address corresponding to the display area of the CRT 11 whose display content is to be changed and the rewrite data are output. At that time, the display control device 3
If access is made to 8, 9, an access rejection response is added from the selection signal generation circuit 4, and access is performed again. For example, when changing the display content of the display area at the head of the L4 line of the CRT 11, the video memory is composed of two video memories 8 and 9 in this embodiment.
As shown in the example of FIG. 2, the address corresponding to the display area at the head of the L4 line is A4, but the CPU 1 outputs the address A12 without being aware of this, as in the conventional example.
CPU1から出力されたアドレスは第３図に示す構成を有
するアドレス変換回路２に加えられる。アドレス変換回
路２の動作は次のようになる。The address output from the CPU 1 is applied to an address conversion circuit 2 having the configuration shown in FIG. The operation of the address conversion circuit 2 is as follows.
先ず、CPU1からのアドレスIAと水平サイズＰを2n倍し
た値2n×Ｐとが比較器23−１で比較され、その比較結果
を示す信号（IA≧2n×Ｐの時“1"となり、IA＜2n×Ｐの
時“0"となる）が選択回路25−１に加えられる。選択回
路25−１のＸ端子にはCPU1からのアドレスIAが、Ｙ端子
には減算器24−１の演算結果（アドレスIAと水平サイズ
Ｐを2n倍した値2n×Ｐとの差IA−2n×Ｐ）が加えられて
おり、比較器23−１の出力信号が“1"の場合はアドレス
IAを、“0"の場合は減算器24−１の出力IA−2n×Ｐを次
段の比較器23−2,減算器24−2,選択回路25−２に入力す
る。今度は、選択器25−１の出力と水平サイズＰを2n-1
倍した値2n-1×Ｐとの間で同様の演算が行なわれる。こ
の繰返しが最終段まで行なわれる。First, the address IA from the CPU 1 and a value 2n × P obtained by multiplying the horizontal size P by 2n are compared by the comparator 23-1, and a signal indicating the result of the comparison (“1” when IA ≧ 2n × P, IA ("0" when <2n * P)) is applied to the selection circuit 25-1. The X terminal of the selection circuit 25-1 is provided with an address IA from the CPU 1, and the Y terminal is provided with a calculation result of the subtracter 24-1 (the difference IA-2n between the address IA and a value 2n × P obtained by multiplying the horizontal size P by 2n). .Times.P), and when the output signal of the comparator 23-1 is "1", the address is
If IA is "0", the output IA-2n * P of the subtractor 24-1 is input to the comparator 23-2, subtractor 24-2, and selection circuit 25-2 at the next stage. This time, the output of the selector 25-1 and the horizontal size P are set to 2n -1
A similar operation is performed between the multiplied value 2n -1 × P. This repetition is performed up to the last stage.
この結果、最終段の比較器23−（ｎ＋１）の出力信号
ｂはCPU1からのアドレスIAを水平サイズＰで割った時の
商の最下位ビットを示すものとなり、その値が“1"であ
るか、“0"であるかによって、アドレスIAが奇数フィー
ルドに属するのか、偶数フィールドに属するのかを判別
することができる。また、最終段の選択器25−（ｎ＋
１）の出力信号βはアドレスIAを水平サイズＰで割った
時の余りを表すものとなり、加算器27のＦ端子及び加算
器30のＪ端子に加えられる。比較器23−（ｎ＋１）の出
力信号ｂが加えられている選択回路26の出力信号αは、
信号ｂが“0"の場合は０となり、“1"の場合は20×Ｐ
（水平サイズＰ）となり、加算器27のＥ端子に加えられ
る。As a result, the output signal b of the comparator 23- (n + 1) at the final stage indicates the least significant bit of the quotient when the address IA from the CPU 1 is divided by the horizontal size P, and its value is "1". Or "0", it can be determined whether the address IA belongs to an odd field or an even field. The final stage selector 25- (n +
The output signal β of 1) represents the remainder when the address IA is divided by the horizontal size P, and is applied to the F terminal of the adder 27 and the J terminal of the adder 30. The output signal α of the selection circuit 26 to which the output signal b of the comparator 23- (n + 1) is added is
If signal b is "0" 0, 2 0 × P in the case of "1"
(Horizontal size P) and is added to the E terminal of the adder 27.
加算器27はE,F端子に加えられているα，βを加算
し、減算器28はＧ端子に加えられているアドレスIAとＨ
端子に加えられている加算器27の出力（α＋β）との差
IA−（α＋β）を求め、除算器29は減算器28の演算結果
IA−（α＋β）を２で割り、加算器30はＪ端子に加えら
れているβとＫ端子に加えられている除算器29の出力と
を加算し、次式（１）で示される加算結果を変換後アド
レスOAとして出力する。The adder 27 adds α and β applied to the E and F terminals, and the subtracter 28 adds the addresses IA and H applied to the G terminals.
Difference from the output (α + β) of the adder 27 added to the terminal
IA− (α + β) is obtained, and the divider 29 calculates the operation result of the subtractor 28.
IA- (α + β) is divided by 2, the adder 30 adds β applied to the J terminal and the output of the divider 29 applied to the K terminal, and the addition result represented by the following equation (1) Is output as the address OA after conversion.
OA＝〔IA−（α＋β）〕/2＋β …（１） ここで、アドレスIAによって表示内容を変更すること
が指示されたCRT11の表示領域が奇数フィールド上の表
示領域である場合は、α＝０となるので、変換後アドレ
スOAは次式（２）に示すものとなり、偶数フィールド上
の表示領域である場合はα＝Ｐ（水平サイズ）となるの
で、変換後アドレスOAは次式（３）に示すものとなる。OA = [IA− (α + β)] / 2 + β (1) Here, if the display area of the CRT 11 instructed to change the display content by the address IA is a display area on an odd field, α = 0. Thus, the converted address OA is as shown in the following equation (2). If the display area is on an even field, α = P (horizontal size). Therefore, the converted address OA is expressed by the following equation (3). It becomes what is shown in.
OA＝（IA−β）/2＋β …（２） OA＝〔IA−（Ｐ＋β）〕/2＋β …（３） 式（２）に於いて、（IA−β）はアドレスIAが示す表
示領域を含むライン上の先頭の表示領域に対応したアド
レスを示すものであるので、それを1/2倍し、更にアド
レスIAを水平サイズＰで割った時の余りβを加算した値
は、アドレスIAによって指定されたCRT11上の表示領域
と対応するビデオ用メモリ８のアドレスを示すものとな
る。また、式（３）に於いて、〔IA−（Ｐ＋β）〕はア
ドレスIAによって指定された表示領域を含むラインより
も１ライン前の奇数ラインの先頭の表示領域に対応した
アドレスを示すものであるので、それを1/2倍し、更に
余りβを加算した値はアドレス1Aによって指定されたCR
T11上の表示領域と対応するビデオ用メモリ９のアドレ
スを示すものとなる。OA = (IA−β) / 2 + β (2) OA = [IA− (P + β)] / 2 + β (3) In equation (2), (IA−β) includes the display area indicated by the address IA. This value indicates the address corresponding to the first display area on the line, so the value obtained by multiplying it by 1/2 and adding the remainder β when the address IA is divided by the horizontal size P is specified by the address IA It indicates the address of the video memory 8 corresponding to the displayed display area on the CRT 11. In equation (3), [IA- (P + β)] indicates the address corresponding to the first display area of the odd-numbered line one line before the line including the display area specified by the address IA. Therefore, the value obtained by multiplying it by 1/2 and adding the remainder β is the CR specified by address 1A.
It indicates the address of the video memory 9 corresponding to the display area on T11.
即ち、アドレス変換回路２はCPU1から出力されたアド
レスIAをビデオ用メモリ８或いはビデオ用メモリ９上の
アドレスに変換したアドレスOAと、アドレスIAが示すCR
T11上の表示領域が奇数フィールド上にあるのか、偶数
フィールド上にあるのかを示す信号ｂを出力することに
なる。That is, the address conversion circuit 2 converts the address IA output from the CPU 1 into an address on the video memory 8 or the video memory 9 and the CR indicated by the address IA.
A signal b indicating whether the display area on T11 is on an odd field or an even field is output.
アドレス変換回路２から出力されたアドレスOAは選択
回路５を介して切替回路７に加えられ、奇数，偶数フィ
ールドを示す信号ｂは選択回路６を介して切替回路７に
加えられる。従って、信号ｂが奇数を示すものである場
合にはアドレス変換回路２から出力されたアドレスOAは
奇数フィールドの表示データが格納されているビデオ用
メモリ８に加えられ、ビデオ用メモリ８のアドレスOAに
よって示されるアドレスに書替えデータが格納され、信
号ｂが偶数を示すものである場合にはアドレスOAは偶数
フィールドの表示データが格納されているビデオ用メモ
リ９に加えられ、ビデオ用メモリ９のアドレスOAによっ
て示されるアドレスに書替えデータが格納される。The address OA output from the address conversion circuit 2 is applied to the switching circuit 7 via the selection circuit 5, and the signal b indicating the odd and even fields is applied to the switching circuit 7 via the selection circuit 6. Therefore, when the signal b indicates an odd number, the address OA output from the address conversion circuit 2 is added to the video memory 8 storing the display data of the odd field, and the address OA of the video memory 8 is stored. When the rewrite data is stored at the address indicated by, and the signal b indicates an even number, the address OA is added to the video memory 9 storing the display data of the even field, and the address of the video memory 9 is stored. The rewrite data is stored at the address indicated by the OA.
以上説明したように、本発明は、偶数フィールド，奇
数フィールドに表示させる各データが連続したアドレス
に格納され、表示指示が加えられることにより、連続し
たアドレスに格納されている複数ライン分のデータを順
次出力する第1,第２のビデオ用メモリを設けたものであ
り、インターレース表示を行なう際、複数ライン分のデ
ータが出力される毎に第1,第２のビデオ用メモリに表示
指示を加えれば良いので、表示制御手段によるビデオ用
メモリの占有率を少なくし、CPU等の表示内容変更手段
によるアクセスの失敗を少なくすることができる効果が
ある。また、本発明はCPU等の表示内容変更手段が出力
したアドレスを第１或いは第２のビデオ用メモリ上のア
ドレスに変換すると共に奇数偶数信号を出力するアドレ
ス変換手段と、表示内容変更手段のみが第１或いは第２
のビデオ用メモリをアクセスした場合、アドレス変換手
段から出力されるアドレスと書替えデータとを、第1,第
２のビデオ用メモリの内の、奇数偶数信号によって示さ
れるビデオ用メモリに印加する選択手段とを備えている
ので、表示内容の変更を従来通り行なうことができる。As described above, according to the present invention, each data to be displayed in the even field and the odd field is stored in a continuous address, and a display instruction is added, so that the data for a plurality of lines stored in the continuous address is stored. The first and second video memories for sequentially outputting are provided. When interlaced display is performed, a display instruction is added to the first and second video memories every time data for a plurality of lines is output. Therefore, there is an effect that the occupancy of the video memory by the display control unit can be reduced, and the access failure by the display content changing unit such as the CPU can be reduced. Further, the present invention converts only an address output by a display content changing means such as a CPU into an address on the first or second video memory and outputs an odd-even signal, and only the display content changing means. 1st or 2nd
Selecting means for applying the address and the rewrite data output from the address conversion means to the video memory indicated by the odd / even signal among the first and second video memories when accessing the video memory The display contents can be changed as before.
第１図は本発明の実施例のブロック図、 第２図はビデオ用メモリ8,9の各アドレスとCRT11上の表
示領域との対応関係を示す図、 第３図はアドレス変換回路２の構成例を示すブロック
図、 第４図は従来例のブロック図及び、 第５図はビデオ用メモリ45の各アドレスCRT47上の表示
領域との対応関係を示す図である。 図に於いて、1,41……CPU、２……アドレス変換回路、
3,42……表示制御装置、4,43……選択信号発生回路、5,
6,44……選択回路、7,12……切替回路、8,9,45……ビデ
オ用メモリ、10,46……CRTコントローラ、11,47……CR
T、21……水平サイズ設定レジスタ、22……乗算器、23
−１〜23−（ｎ＋１）……比較器、24−１〜24−（ｎ＋
１）,28……減算器、25−１〜25−（ｎ＋１）,26……選
択器、27,30……加算器、29……除算器。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing a correspondence relationship between each address of video memories 8 and 9 and a display area on CRT 11, and FIG. FIG. 4 is a block diagram showing an example, FIG. 4 is a block diagram of a conventional example, and FIG. 5 is a diagram showing a correspondence relationship with a display area on each address CRT 47 of the video memory 45. In the figure, 1,41 ... CPU, 2 ... address conversion circuit,
3,42 …… Display control device, 4,43 …… Selection signal generation circuit, 5,
6,44 selection circuit, 7,12 switching circuit, 8,9,45 video memory, 10,46 CRT controller, 11,47 CR
T, 21: Horizontal size setting register, 22: Multiplier, 23
-1 to 23- (n + 1) ... Comparator, 24-1 to 24-(n +
1), 28 ... subtractor, 25-1 to 25- (n + 1), 26 ... selector, 27, 30 ... adder, 29 ... divider.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−243492（ＪＰ，Ａ) 特開 昭58−46459（ＪＰ，Ａ) 特開 昭56−104384（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-61-243492 (JP, A) JP-A-58-46459 (JP, A) JP-A-56-104384 (JP, A)
Claims (1)
いて、 前記表示装置の画面の偶数フィールドに表示する各デー
タが連続したアドレスに格納され、表示開始アドレスと
表示指示とが加えられることにより、前記表示開始アド
レスを先頭とする連続したアドレスに格納されている複
数ライン分のデータを出力し、書替えデータとアドレス
とが加えられることにより前記書替えデータを前記アド
レスに書き込む第１のビデオ用メモリと、 前記表示装置の画面の奇数フィールドに表示する各デー
タが連続したアドレスに格納され、表示開始アドレスと
表示指示とが加えられることにより、前記表示開始アド
レスを先頭とする連続したアドレスに格納されている複
数ライン分のデータを出力し、書替えデータとアドレス
とが加えられることにより前記書替えデータを前記アド
レスに書き込む第２のビデオ用メモリと、 前記第1,第２のビデオ用メモリに対して交互に、格納さ
れているデータが全て出力されるまで繰り返し、表示開
始アドレスと表示指示とを出力しそれに応答して前記複
数ライン分のデータが出力されると、前回出力した表示
開始アドレスよりも前記複数ライン分進んだ表示開始ア
ドレスと表示指示とを出力するという処理を行なう表示
制御手段と、 表示を変更する前記表示装置の表示領域に対応したアド
レスと書替えデータとを出力する表示内容変更手段と、 該表示内容変更手段が出力したアドレスが奇数フィール
ド上の表示領域を指定するものなのか、偶数フィールド
上の表示領域を指定するものなのかを示す奇数偶数信号
と、前記表示内容変更手段が出力したアドレスと対応す
る前記第１或いは第２のビデオ用メモリ上のアドレスと
を出力するアドレス変換手段と、 前記表示制御手段と前記表示内容変更手段とが同時に前
記第１或いは第２のビデオ用メモリをアクセスした場合
は、前記表示制御手段から出力される表示開始アドレ
ス，表示指示を前記第1,第２のビデオ用メモリの内の、
前記表示制御手段がアクセス対象にしているビデオ用メ
モリに印加すると共に前記表示内容変更手段に対してア
クセス不許可応答を行ない、前記表示制御手段のみが前
記第１或いは第２のビデオ用メモリをアクセスした場合
は、前記表示制御手段から出力される表示開始アドレ
ス，表示指示を前記第1,第２のビデオ用メモリの内の、
前記表示制御手段がアクセス対象にしているビデオ用メ
モリに印加し、前記表示内容変更手段のみが前記第１或
いは第２のビデオ用メモリをアクセスした場合は、前記
アドレス変換手段から出力されるアドレスと前記書替え
データとを前記第1,第２のビデオ用メモリの内の、前記
奇数偶数信号によって示されるビデオ用メモリに印加す
る選択手段とを備えたことを特徴とする表示装置。1. A display device for performing interlaced display, wherein each data to be displayed in an even field of a screen of the display device is stored in a continuous address, and a display start address and a display instruction are added to the display device. A first video memory that outputs a plurality of lines of data stored at consecutive addresses starting from a display start address and writes the rewrite data to the address by adding rewrite data and an address; Each data to be displayed in an odd field of the screen of the display device is stored at a continuous address, and is added to a display start address and a display instruction, so that the data is stored at a continuous address starting from the display start address. Outputs data for multiple lines and adds rewrite data and addresses A second video memory that writes the rewrite data to the address, and alternately repeats until the stored data is completely output to the first and second video memories. When a display instruction is output and the data for the plurality of lines is output in response thereto, a process of outputting a display start address and a display instruction advanced by the plurality of lines from the previously output display start address is performed. Display control means, display content changing means for outputting an address corresponding to the display area of the display device for changing the display and rewrite data, and the address output by the display content changing means specifies a display area on an odd field. Or an odd / even signal indicating whether the display area on the even field is specified, and an address output by the display content changing means. Address conversion means for outputting an address on the first or second video memory corresponding to the address, and the display control means and the display content changing means simultaneously operate the first or second video memory. When accessing, the display start address and the display instruction output from the display control means are stored in the first and second video memories.
The display control means applies the access to the video memory to be accessed and sends an access denial response to the display content changing means, and only the display control means accesses the first or second video memory. In this case, the display start address and the display instruction output from the display control means are stored in the first and second video memories.
When the display control means applies to the video memory to be accessed, and only the display content changing means accesses the first or second video memory, an address output from the address conversion means is used. Display means for applying the rewrite data to the video memory indicated by the odd / even signal in the first and second video memories.
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| JP2048291A JP2613951B2 (en) | 1990-02-28 | 1990-02-28 | Display device |
Applications Claiming Priority (1)
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