JP2610287B2 - 光シフトレジスタ - Google Patents
光シフトレジスタInfo
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- JP2610287B2 JP2610287B2 JP63025574A JP2557488A JP2610287B2 JP 2610287 B2 JP2610287 B2 JP 2610287B2 JP 63025574 A JP63025574 A JP 63025574A JP 2557488 A JP2557488 A JP 2557488A JP 2610287 B2 JP2610287 B2 JP 2610287B2
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Description
【発明の詳細な説明】 〔概 要〕 光シフトレジスタ、特に、光伝送システムにおいて用
いられる光信号の処理のための機能素子または回路の構
成に関し、 光伝送システムを構築する上でその性能および信頼性
を向上させることを目的とし、 半導体基板上にモノリシックに形成され、光学的に接
続された少なくとも２段のレジスタを具備し、該レジス
タの各段は光学的に接続された第１および第２の光メモ
リ素子を有し、該光メモリ素子はそれぞれ、共振器内に
可飽和光吸収領域を含む活性層と該共振器の鏡としての
回折格子と第１の端子と第２の端子とを有する光双安定
素子部、光吸収領域と該光双安定素子部への光の取込み
を制御するための第３の端子とを有する入力制御部、お
よび、光吸収領域と該光双安定素子部からの光の取出し
を制御するための第４の端子とを有する出力制御部、に
より構成され、第１および第２の光メモリ素子の第１の
端子にバイアス電流を印加し、第１および第２の光メモ
リ素子の第２の端子にそれぞれ第１、第２のリセット電
流を印加し、第１の光メモリ素子の第３の端子および第
２の光メモリ素子の第４の端子に第１の制御電流を印加
し、第１の光メモリ素子の第４の端子および第２の光メ
モリ素子の第３の端子に第２の制御電流を印加し、時系
列的に第１のリセット電流、第１の制御電流、第２のリ
セット電流および第２の制御電流を印加することで光信
号を順次シフトさせるように構成する。
いられる光信号の処理のための機能素子または回路の構
成に関し、 光伝送システムを構築する上でその性能および信頼性
を向上させることを目的とし、 半導体基板上にモノリシックに形成され、光学的に接
続された少なくとも２段のレジスタを具備し、該レジス
タの各段は光学的に接続された第１および第２の光メモ
リ素子を有し、該光メモリ素子はそれぞれ、共振器内に
可飽和光吸収領域を含む活性層と該共振器の鏡としての
回折格子と第１の端子と第２の端子とを有する光双安定
素子部、光吸収領域と該光双安定素子部への光の取込み
を制御するための第３の端子とを有する入力制御部、お
よび、光吸収領域と該光双安定素子部からの光の取出し
を制御するための第４の端子とを有する出力制御部、に
より構成され、第１および第２の光メモリ素子の第１の
端子にバイアス電流を印加し、第１および第２の光メモ
リ素子の第２の端子にそれぞれ第１、第２のリセット電
流を印加し、第１の光メモリ素子の第３の端子および第
２の光メモリ素子の第４の端子に第１の制御電流を印加
し、第１の光メモリ素子の第４の端子および第２の光メ
モリ素子の第３の端子に第２の制御電流を印加し、時系
列的に第１のリセット電流、第１の制御電流、第２のリ
セット電流および第２の制御電流を印加することで光信
号を順次シフトさせるように構成する。
本発明は、光シフトレジスタに関し、より詳細には、
光通信システム、光情報処理システム等の光伝送システ
ムにおいて用いられる光信号の処理のための機能素子ま
たは回路の構成に関する。
光通信システム、光情報処理システム等の光伝送システ
ムにおいて用いられる光信号の処理のための機能素子ま
たは回路の構成に関する。
典型的な光伝送システムは、該システム内で必要な情
報の発信あるいは各系に対する指令等の発信を行う送信
系と、該送信系から送られてくる信号の処理を行う受信
系と、該送信系および受信系を接続する光ファイバ等の
伝送路とから構成されている。
報の発信あるいは各系に対する指令等の発信を行う送信
系と、該送信系から送られてくる信号の処理を行う受信
系と、該送信系および受信系を接続する光ファイバ等の
伝送路とから構成されている。
この場合、送信系においては、まず発振器を用いて送
出すべき信号（一般には複数ビットからなるパラレル形
態の電気信号）を発生させ、次いで信号処理部において
該パラレルの電気信号をシフトレジスタを用いてシリア
ル形態の電気信号に変換（以下、パラレル／シリアル変
換と称する）した後、更に該シリアルの電気信号を半導
体レーザ等を用いてシリアルの光信号に変換（以下、逆
光電変換と称する）し、該光信号を光ファイバ伝送路に
送出している。このようにシリアルの光信号に変換する
ことにより、光ファイバの本数を減らし、それによって
光ファイバに要するコストを低減させることができる。
しかしながらその反面、シリアル伝送によってパラレル
伝送と同じように高速化を図るためには、伝送速度を高
める必要がある（例えば数十Ｍビット/s〜数Ｇビット/
s）。
出すべき信号（一般には複数ビットからなるパラレル形
態の電気信号）を発生させ、次いで信号処理部において
該パラレルの電気信号をシフトレジスタを用いてシリア
ル形態の電気信号に変換（以下、パラレル／シリアル変
換と称する）した後、更に該シリアルの電気信号を半導
体レーザ等を用いてシリアルの光信号に変換（以下、逆
光電変換と称する）し、該光信号を光ファイバ伝送路に
送出している。このようにシリアルの光信号に変換する
ことにより、光ファイバの本数を減らし、それによって
光ファイバに要するコストを低減させることができる。
しかしながらその反面、シリアル伝送によってパラレル
伝送と同じように高速化を図るためには、伝送速度を高
める必要がある（例えば数十Ｍビット/s〜数Ｇビット/
s）。
一方、受信系においては、光ファイバ伝送路を介して
送られてきたシリアルの光信号を信号処理部においてま
ずフォトダイオード等を用いてシリアルの電気信号に変
換（以下、光電変換と称する）し、次いで該シリアルの
電気信号をシフトレジスタを用いてパラレルの電気信号
に変換（以下、シリアル／パラレル変換と称する）した
後、該パラレルの電気信号を内部処理している。このよ
うにパラレルの電気信号に変換することにより、システ
ム全体としての処理スピードを損なうことなく信頼性を
上げ、またコストの低減化にも寄与させることができ
る。
送られてきたシリアルの光信号を信号処理部においてま
ずフォトダイオード等を用いてシリアルの電気信号に変
換（以下、光電変換と称する）し、次いで該シリアルの
電気信号をシフトレジスタを用いてパラレルの電気信号
に変換（以下、シリアル／パラレル変換と称する）した
後、該パラレルの電気信号を内部処理している。このよ
うにパラレルの電気信号に変換することにより、システ
ム全体としての処理スピードを損なうことなく信頼性を
上げ、またコストの低減化にも寄与させることができ
る。
しかしながら、このようなシステム構成において例え
ば１つの系から発信された信号を複数の系において順次
処理する場合を考えると、光信号が各系に受信される際
には光電変換およびシリアル／パラレル変換が行われ、
また各系から光信号が送信される際にはパラレル／シリ
アル変換および逆光電変換が行われる。高信頼度の信号
伝送という観点から、このような変換を何度も繰り返す
ことは好ましいとは言えない。それ故、出来ることなら
ば光信号の形態のままで信号処理を行うことが好まし
い。また、光信号の状態で処理を行うことは、各系にお
いて光信号を電気信号に変換して内部的に処理を行う必
要が無い場合に、送られてきた光信号を内部に取り込ま
ずにそのままの状態で次の系に送ることができるので、
極めて有効である。
ば１つの系から発信された信号を複数の系において順次
処理する場合を考えると、光信号が各系に受信される際
には光電変換およびシリアル／パラレル変換が行われ、
また各系から光信号が送信される際にはパラレル／シリ
アル変換および逆光電変換が行われる。高信頼度の信号
伝送という観点から、このような変換を何度も繰り返す
ことは好ましいとは言えない。それ故、出来ることなら
ば光信号の形態のままで信号処理を行うことが好まし
い。また、光信号の状態で処理を行うことは、各系にお
いて光信号を電気信号に変換して内部的に処理を行う必
要が無い場合に、送られてきた光信号を内部に取り込ま
ずにそのままの状態で次の系に送ることができるので、
極めて有効である。
本発明は、かかる問題点に鑑み創作されたもので、光
伝送システムを構築する上でその性能および信頼性を向
上させることに寄与する光シフトレジスタを提供するこ
とを目的としている。
伝送システムを構築する上でその性能および信頼性を向
上させることに寄与する光シフトレジスタを提供するこ
とを目的としている。
上述した従来技術における問題点を解決するために、
本発明の光シフトレジスタは、半導体基板上にモノリシ
ックに形成され、光学的に接続された少なくとも２段の
レジスタを具備し、該レジスタの各段は光学的に接続さ
れた第１および第２の光メモリ素子を有している。これ
らの光メモリ素子はそれぞれ、共振器内に可飽和光吸収
領域を含む活性層と該共振器の鏡としての回折格子と所
定の記憶状態に応じた光を発振させるバイアス電流を印
加するための第１の端子と該記憶状態をリセットする電
流を印加するための第２の端子とを有する光双安定素子
部、該光双安定素子部の活性層と光学的に接続された光
吸収領域と該光双安定素子部への光の取込みを制御する
電流を印加するための第３の端子とを有する入力制御
部、および、該光双安定素子部の活性層と光学的に接続
された光吸収領域と該光双安定素子部からの光の取出し
を制御する電流を印加するための第４の端子とを有する
出力制御部、により構成される。
本発明の光シフトレジスタは、半導体基板上にモノリシ
ックに形成され、光学的に接続された少なくとも２段の
レジスタを具備し、該レジスタの各段は光学的に接続さ
れた第１および第２の光メモリ素子を有している。これ
らの光メモリ素子はそれぞれ、共振器内に可飽和光吸収
領域を含む活性層と該共振器の鏡としての回折格子と所
定の記憶状態に応じた光を発振させるバイアス電流を印
加するための第１の端子と該記憶状態をリセットする電
流を印加するための第２の端子とを有する光双安定素子
部、該光双安定素子部の活性層と光学的に接続された光
吸収領域と該光双安定素子部への光の取込みを制御する
電流を印加するための第３の端子とを有する入力制御
部、および、該光双安定素子部の活性層と光学的に接続
された光吸収領域と該光双安定素子部からの光の取出し
を制御する電流を印加するための第４の端子とを有する
出力制御部、により構成される。
そして第１および第２の光メモリ素子の第１の端子に
はバイアス電流が印加され、該第１および第２の光メモ
リ素子の第２の端子にはそれぞれ第１、第２のリセット
電流が印加され、該第１の光メモリ素子の第３の端子お
よび該第２の光メモリ素子の第４の端子には第１の制御
電流が印加され、該第１の光メモリ素子の第４の端子お
よび該第２の光メモリ素子の第３の端子には第２の制御
電流が印加されるようになっている。
はバイアス電流が印加され、該第１および第２の光メモ
リ素子の第２の端子にはそれぞれ第１、第２のリセット
電流が印加され、該第１の光メモリ素子の第３の端子お
よび該第２の光メモリ素子の第４の端子には第１の制御
電流が印加され、該第１の光メモリ素子の第４の端子お
よび該第２の光メモリ素子の第３の端子には第２の制御
電流が印加されるようになっている。
上述した構成において、第１および第２の光メモリ素
子の各端子、すなわち第２〜第４の端子に、時系列的に
第１のリセット電流、第１の制御電流、第２のリセット
電流および第２の制御電流を順次印加することにより、
入力された光信号は該光メモリ素子内の光双安定素子部
を介して順次シフトさせられる。
子の各端子、すなわち第２〜第４の端子に、時系列的に
第１のリセット電流、第１の制御電流、第２のリセット
電流および第２の制御電流を順次印加することにより、
入力された光信号は該光メモリ素子内の光双安定素子部
を介して順次シフトさせられる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
第１図には本発明の一実施例としての光シフトレジス
タの構成が示され、第２図には第１図における光メモリ
素子の一例が断面的に示される。
タの構成が示され、第２図には第１図における光メモリ
素子の一例が断面的に示される。
まず第２図を参照すると、本実施例に用いられる光メ
モリ素子MC11〜MC22は、光双安定素子部と入力制御部と
出力制御部とから構成されている。
モリ素子MC11〜MC22は、光双安定素子部と入力制御部と
出力制御部とから構成されている。
光双安定素子部は、本実施例では共振器に波長選択性
を持たせた分布フィードバック（Distributed Feed Bac
k;DFB）型の半導体レーザの形態を有し、該レーザのフ
ァブリペロー共振器内には光強度に応じて屈折率が変化
する材料、例えばInGaAsPからなる活性層16と、該共振
器の鏡としての回折格子（グレーティング）17とを含ん
でいる。この活性層16および回折格子17は、それぞれク
ラッド層として機能する半導体基板19および半導体層18
の間に挟まれるようにして形成されており、半導体層18
は例えばＰ型InPからなり、半導体基板19は例えばＮ型I
nPからなっている。この半導体基板19には接地された電
極15が形成され、半導体層18側には電極11（端子１）お
よび電極12（端子２）が形成されている。ここで電極11
と電極12の間隔を20〜40μｍ程度に設定すると、その直
下の活性層では電流注入が行われず、光吸収領域16aと
なる。この領域は、共振器内の光強度に応じて光吸収係
数が変化する可飽和光吸収効果を有する。
を持たせた分布フィードバック（Distributed Feed Bac
k;DFB）型の半導体レーザの形態を有し、該レーザのフ
ァブリペロー共振器内には光強度に応じて屈折率が変化
する材料、例えばInGaAsPからなる活性層16と、該共振
器の鏡としての回折格子（グレーティング）17とを含ん
でいる。この活性層16および回折格子17は、それぞれク
ラッド層として機能する半導体基板19および半導体層18
の間に挟まれるようにして形成されており、半導体層18
は例えばＰ型InPからなり、半導体基板19は例えばＮ型I
nPからなっている。この半導体基板19には接地された電
極15が形成され、半導体層18側には電極11（端子１）お
よび電極12（端子２）が形成されている。ここで電極11
と電極12の間隔を20〜40μｍ程度に設定すると、その直
下の活性層では電流注入が行われず、光吸収領域16aと
なる。この領域は、共振器内の光強度に応じて光吸収係
数が変化する可飽和光吸収効果を有する。
入力制御部は、光双安定素子部の活性層16に光学的に
接続された光吸収領域20を含んでいる。この光吸収領域
20は、前述の半導体基板19および半導体層18の間に挟ま
れるようにして形成されており、半導体層18側には電極
13（端子３）が形成されている。また、入力制御部の端
面には光の反射を防止するためのコーティング21が施さ
れている。同様に、出力制御部は、光双安定素子部の活
性層16に光学的に接続された光吸収領域22を含んでい
る。この光吸収領域20は、前述の半導体基板19および半
導体層18の間に挟まれるようにして形成されており、半
導体層18側には電極14（端子４）が形成されている。ま
た、出力制御部の端面には光の反射を防止するためのコ
ーティング23が施されている。
接続された光吸収領域20を含んでいる。この光吸収領域
20は、前述の半導体基板19および半導体層18の間に挟ま
れるようにして形成されており、半導体層18側には電極
13（端子３）が形成されている。また、入力制御部の端
面には光の反射を防止するためのコーティング21が施さ
れている。同様に、出力制御部は、光双安定素子部の活
性層16に光学的に接続された光吸収領域22を含んでい
る。この光吸収領域20は、前述の半導体基板19および半
導体層18の間に挟まれるようにして形成されており、半
導体層18側には電極14（端子４）が形成されている。ま
た、出力制御部の端面には光の反射を防止するためのコ
ーティング23が施されている。
第２図に示される光メモリ素子において、端子１に
は、光双安定素子に対し所定の記憶状態（本実施例では
“0"に相当）に応じた強度で光を発振させるためのバイ
アス電流が印加され、端子２には、該記憶状態をリセッ
トするためのリセット電流が印加されるようになってい
る。また、端子３には、入射された光信号の光双安定素
子部への記憶を制御するための電流が印加され、端子４
には、光双安定素子部に記憶されている光情報を外部に
取出すための制御電流が印加されるようになっている。
は、光双安定素子に対し所定の記憶状態（本実施例では
“0"に相当）に応じた強度で光を発振させるためのバイ
アス電流が印加され、端子２には、該記憶状態をリセッ
トするためのリセット電流が印加されるようになってい
る。また、端子３には、入射された光信号の光双安定素
子部への記憶を制御するための電流が印加され、端子４
には、光双安定素子部に記憶されている光情報を外部に
取出すための制御電流が印加されるようになっている。
次に、第２図に示される光メモリ素子による光双安定
効果について第３図（ａ），（ｂ）および第４図を参照
しながら説明する。
効果について第３図（ａ），（ｂ）および第４図を参照
しながら説明する。
第３図（ａ）は、光双安定半導体レーザの典型的なＩ
−Ｌ特性、すなわちダイオードレーザの印加電流Ｉと光
の全出力Loとの関係を表しており、所定のしきい電流I
ON以上の電流が印加されると光が発振し、IOFF以下の電
流になると発振が停止される様子を示している。
−Ｌ特性、すなわちダイオードレーザの印加電流Ｉと光
の全出力Loとの関係を表しており、所定のしきい電流I
ON以上の電流が印加されると光が発振し、IOFF以下の電
流になると発振が停止される様子を示している。
第３図（ｂ）は、光双安定半導体レーザーの典型的な
光入出力特性、すなわち第２図の光双安定素子部におい
て入力制御部から入射される光の強度に対する、出力制
御部に透過される光の強度の関係を表している。第３図
（ａ）および（ｂ）に示されるように、印加電流または
入射光強度を増加させた場合と減少させた場合とでは、
それぞれ透過光強度が描く曲線は異なる履歴を描く（ヒ
ステリシス）。光メモリ素子はこのヒステリシス特性を
利用している。第４図には実際の光メモリ素子の典型的
な入出力特性が示される。図中、IBは電流バイアス、LB
は光のバイアスを示す。
光入出力特性、すなわち第２図の光双安定素子部におい
て入力制御部から入射される光の強度に対する、出力制
御部に透過される光の強度の関係を表している。第３図
（ａ）および（ｂ）に示されるように、印加電流または
入射光強度を増加させた場合と減少させた場合とでは、
それぞれ透過光強度が描く曲線は異なる履歴を描く（ヒ
ステリシス）。光メモリ素子はこのヒステリシス特性を
利用している。第４図には実際の光メモリ素子の典型的
な入出力特性が示される。図中、IBは電流バイアス、LB
は光のバイアスを示す。
初期状態としてまず、第４図の点Ｐの状態（“0"の状
態）に保持しておく。これは、第３図（ａ）のＩ−Ｌ特
性においてしきい電流IOFF以下の所定の電流Ａを端子１
（第２図参照）に印加することにより、実現される。次
いで、所定量以上の振幅を有する正の光パルスを印加す
ると、第３図（ｂ）において透過光強度の状態は、点Ｐ
→Ｊ→Ｋ→Ｍ→Ｋ→Ｑと移動し、結果として点Ｑの状態
（“1"の状態）に遷移する。この状態で、出力制御用の
端子４に正のパルスを印加すると、光双安定素子内の記
憶状態（“1"の状態）は変化しないが、この“1"の状態
は、後で詳述するように次段の光メモリ素子に取込まれ
る。
態）に保持しておく。これは、第３図（ａ）のＩ−Ｌ特
性においてしきい電流IOFF以下の所定の電流Ａを端子１
（第２図参照）に印加することにより、実現される。次
いで、所定量以上の振幅を有する正の光パルスを印加す
ると、第３図（ｂ）において透過光強度の状態は、点Ｐ
→Ｊ→Ｋ→Ｍ→Ｋ→Ｑと移動し、結果として点Ｑの状態
（“1"の状態）に遷移する。この状態で、出力制御用の
端子４に正のパルスを印加すると、光双安定素子内の記
憶状態（“1"の状態）は変化しないが、この“1"の状態
は、後で詳述するように次段の光メモリ素子に取込まれ
る。
なお、第３図（ｂ）の入出力特性において点Ｑと点Ｎ
の間、あるいは点Ｐと点Ｈの間の差以上の電流に対応す
る負の電流を端子２（第２図参照）に印加することによ
り、光双安定素子内の記憶状態は、現在の記憶状態が
“1"の場合には点Ｑ→Ｎ→Ｈ→Ｇ→Ｈ→Ｐと移動し、現
在の記憶状態が“0"の場合には点Ｐ→Ｈ→Ｇ→Ｈ→Ｐと
移動し、いずれの場合にも“0"の状態にリセットされ
る。
の間、あるいは点Ｐと点Ｈの間の差以上の電流に対応す
る負の電流を端子２（第２図参照）に印加することによ
り、光双安定素子内の記憶状態は、現在の記憶状態が
“1"の場合には点Ｑ→Ｎ→Ｈ→Ｇ→Ｈ→Ｐと移動し、現
在の記憶状態が“0"の場合には点Ｐ→Ｈ→Ｇ→Ｈ→Ｐと
移動し、いずれの場合にも“0"の状態にリセットされ
る。
このように光メモリ素子を“0"の記憶状態に設定した
状態で、各端子に適宜所定量の正の光パルスを印加した
り、あるいは負の光パルスを印加することで該メモリ素
子を“0"または“1"の状態に安定化させることができる
（光双安定）。本実施例の光シフトレジスタは、この光
メモリ素子を最小構成単位としている。
状態で、各端子に適宜所定量の正の光パルスを印加した
り、あるいは負の光パルスを印加することで該メモリ素
子を“0"または“1"の状態に安定化させることができる
（光双安定）。本実施例の光シフトレジスタは、この光
メモリ素子を最小構成単位としている。
第１図を参照すると、本実施例では、２個の光メモリ
素子MC11,MC12、またはMC21,MC22により一段のレジスタ
RG1、またはRG2が構成され、２段のレジスタにより光シ
フトレジスタが構成されている。この光シフトレジスタ
は半導体基板上でモノリシックに形成されており、ま
た、各光メモリ素子は、該半導体基板上において光学的
に接続され、それぞれ４種類の信号によって駆動される
ようになっている。すなわち、レジスタRG1の光メモリ
素子MC11に関しては、端子１には可変抵抗器R11を介し
て所定のバイアス電流BSが印加され、端子２にはリセッ
ト電流RST1が印加され、端子３にはシフト制御電流SC1
が印加され、そして端子４にはシフト制御電流SC2が印
加されるようになっている。同様に光メモリ素子MC12に
関しては、端子１には可変抵抗器R12を介して所定のバ
イアス電流BSが印加され、端子２にはリセット電流RST2
が印加され、端子３にはシフト制御電流SC2が印加さ
れ、そして端子４にはシフト制御電流SC1が印加される
ようになっている。なお、レジスタRG2の各光メモリ素
子については、レジスタRG1の各光メモリ素子と同じで
あるので、その説明は省略する。
素子MC11,MC12、またはMC21,MC22により一段のレジスタ
RG1、またはRG2が構成され、２段のレジスタにより光シ
フトレジスタが構成されている。この光シフトレジスタ
は半導体基板上でモノリシックに形成されており、ま
た、各光メモリ素子は、該半導体基板上において光学的
に接続され、それぞれ４種類の信号によって駆動される
ようになっている。すなわち、レジスタRG1の光メモリ
素子MC11に関しては、端子１には可変抵抗器R11を介し
て所定のバイアス電流BSが印加され、端子２にはリセッ
ト電流RST1が印加され、端子３にはシフト制御電流SC1
が印加され、そして端子４にはシフト制御電流SC2が印
加されるようになっている。同様に光メモリ素子MC12に
関しては、端子１には可変抵抗器R12を介して所定のバ
イアス電流BSが印加され、端子２にはリセット電流RST2
が印加され、端子３にはシフト制御電流SC2が印加さ
れ、そして端子４にはシフト制御電流SC1が印加される
ようになっている。なお、レジスタRG2の各光メモリ素
子については、レジスタRG1の各光メモリ素子と同じで
あるので、その説明は省略する。
次に、第１図の光シフトレジスタのシフト動作につい
て第５図（ａ）〜（ｉ）のタイミング図を参照しながら
説明する。
て第５図（ａ）〜（ｉ）のタイミング図を参照しながら
説明する。
まず、入射光Lo（第５図（ｅ）参照）が照射されてい
る間にリセット電流RST1（第５図（ａ）参照）を印加す
ると、光メモリ素子MC11の内容が“0"にリセットされる
（第５図（ｆ）参照）。なお、図中ハッチングで示され
る部分は、記憶内容が不定状態であることを示してい
る。次いで、入射光Loが照射されている間に所定レベル
以上のシフト制御電流SC1を印加すると（第５図（ｃ）
参照）、入射光Loのレベル状態（この場合には“1"）が
光メモリ素子MC11に取込まれる。これによって光メモリ
素子MC11内の光双安定素子部、すなわち光双安定半導体
レーザは、“1"の記憶状態に応じた光強度で発振する。
る間にリセット電流RST1（第５図（ａ）参照）を印加す
ると、光メモリ素子MC11の内容が“0"にリセットされる
（第５図（ｆ）参照）。なお、図中ハッチングで示され
る部分は、記憶内容が不定状態であることを示してい
る。次いで、入射光Loが照射されている間に所定レベル
以上のシフト制御電流SC1を印加すると（第５図（ｃ）
参照）、入射光Loのレベル状態（この場合には“1"）が
光メモリ素子MC11に取込まれる。これによって光メモリ
素子MC11内の光双安定素子部、すなわち光双安定半導体
レーザは、“1"の記憶状態に応じた光強度で発振する。
続いて、光メモリ素子MC11の状態が“1"の状態にある
間にリセット電流RST2（第５図（ｂ）参照）を印加する
と、光メモリ素子MC12の内容が“0"にリセットされる
（第５図（ｇ）参照）。次いで、光メモリ素子MC11の状
態が“1"の状態にある間に所定レベル以上のシフト制御
電流SC2を印加すると（第５図（ｄ）参照）、光メモリ
素子MC11の記憶状態が光メモリ素子MC12に取込まれる。
これによって光メモリ素子MC12内の光双安定半導体レー
ザは、“1"の記憶状態に応じた光強度で発振する。
間にリセット電流RST2（第５図（ｂ）参照）を印加する
と、光メモリ素子MC12の内容が“0"にリセットされる
（第５図（ｇ）参照）。次いで、光メモリ素子MC11の状
態が“1"の状態にある間に所定レベル以上のシフト制御
電流SC2を印加すると（第５図（ｄ）参照）、光メモリ
素子MC11の記憶状態が光メモリ素子MC12に取込まれる。
これによって光メモリ素子MC12内の光双安定半導体レー
ザは、“1"の記憶状態に応じた光強度で発振する。
続いて、リセット電流RST1を印加すると、光メモリ素
子MC11の内容が“0"にリセットされ、且つレジスタRG2
の光メモリ素子MC21の内容も“0"にリセットされる（第
５図（ｈ）参照）。次いで、光メモリ素子MC12の状態が
“1"の状態にある間に所定レベル以上のシフト制御電流
SC1を印加すると、光メモリ素子MC12の記憶状態が光メ
モリ素子MC21に取込まれる。つまり、レジスタRG1の内
容がレジスタRG2にシフトされたことになる。同様に、
光メモリ素子MC21内の光双安定半導体レーザは、“1"の
記憶状態に応じた光強度で発振する。
子MC11の内容が“0"にリセットされ、且つレジスタRG2
の光メモリ素子MC21の内容も“0"にリセットされる（第
５図（ｈ）参照）。次いで、光メモリ素子MC12の状態が
“1"の状態にある間に所定レベル以上のシフト制御電流
SC1を印加すると、光メモリ素子MC12の記憶状態が光メ
モリ素子MC21に取込まれる。つまり、レジスタRG1の内
容がレジスタRG2にシフトされたことになる。同様に、
光メモリ素子MC21内の光双安定半導体レーザは、“1"の
記憶状態に応じた光強度で発振する。
最後に、光メモリ素子MC21の状態が“1"の状態にある
間にリセット電流RST2が印加すると、光メモリ素子MC12
の内容が“0"にリセットされ、且つレジスタRG2の光メ
モリ素子MC22の内容も“0"にリセットされる（第５図
（ｉ）参照）。次いで、光メモリ素子MC21の状態が“1"
の状態にある間に所定レベル以上のシフト制御電流SC2
を印加すると、光メモリ素子MC21の記憶状態が光メモリ
素子MC22に取込まれる。これによって光メモリ素子MC22
内の光双安定半導体レーザは、“1"の記憶状態に応じた
光強度で発振する。
間にリセット電流RST2が印加すると、光メモリ素子MC12
の内容が“0"にリセットされ、且つレジスタRG2の光メ
モリ素子MC22の内容も“0"にリセットされる（第５図
（ｉ）参照）。次いで、光メモリ素子MC21の状態が“1"
の状態にある間に所定レベル以上のシフト制御電流SC2
を印加すると、光メモリ素子MC21の記憶状態が光メモリ
素子MC22に取込まれる。これによって光メモリ素子MC22
内の光双安定半導体レーザは、“1"の記憶状態に応じた
光強度で発振する。
このように、各光メモリ素子の各端子２〜４に、リセ
ット電流RST1、シフト制御電流SC1、リセット電流RST2
およびシフト制御電流SC2を時系列的に順次印加するこ
とにより、入射された光信号Loを、各光メモリ素子を通
してシフトさせることができる。
ット電流RST1、シフト制御電流SC1、リセット電流RST2
およびシフト制御電流SC2を時系列的に順次印加するこ
とにより、入射された光信号Loを、各光メモリ素子を通
してシフトさせることができる。
なお、上述した実施例では光信号を順次シフトさせる
場合の光シフトレジスタの構成について説明したが、こ
の光シフトレジスタから光信号を取出す場合、あるいは
該光シフトレジスタに光信号を取込む場合の構成につい
ては、周知の光スイッチを各レジスタの段間に適宜配置
することにより容易に実現することができる。
場合の光シフトレジスタの構成について説明したが、こ
の光シフトレジスタから光信号を取出す場合、あるいは
該光シフトレジスタに光信号を取込む場合の構成につい
ては、周知の光スイッチを各レジスタの段間に適宜配置
することにより容易に実現することができる。
第６図および第７図にはそれぞれ第１図の光シフトレ
ジスタの変形例の構成が示される。
ジスタの変形例の構成が示される。
第６図の例示は、光信号のシリアル／パラレル変換を
行う場合の構成を示しており、各レジスタの段間に光ス
イッチLS1,LS2,…，を光学的に介在させ、該スイッチを
ローアクティブの出力イネーブル信号▲▼に応答さ
せて動作させることにより、各光メモリ素子に取込まれ
ている光の情報をパラレルに取出すことができる。ま
た、第７図の例示は、光信号のパラレル／シリアル変換
を行う場合の構成を示しており、第６図の場合と同様に
各レジスタの段間に光スイッチLS3,LS4,…，を光学的に
介在させ、該スイッチをローアクティブのライトイネー
ブル信号▲▼に応答させて動作させることにより、
各光メモリ素子に光信号情報をパラレルに取込むことが
できる。なお、第６図および第７図における光スイッチ
の形態としては、周知の交叉型光スイッチまたは進行波
型光スイッチが用いられる。
行う場合の構成を示しており、各レジスタの段間に光ス
イッチLS1,LS2,…，を光学的に介在させ、該スイッチを
ローアクティブの出力イネーブル信号▲▼に応答さ
せて動作させることにより、各光メモリ素子に取込まれ
ている光の情報をパラレルに取出すことができる。ま
た、第７図の例示は、光信号のパラレル／シリアル変換
を行う場合の構成を示しており、第６図の場合と同様に
各レジスタの段間に光スイッチLS3,LS4,…，を光学的に
介在させ、該スイッチをローアクティブのライトイネー
ブル信号▲▼に応答させて動作させることにより、
各光メモリ素子に光信号情報をパラレルに取込むことが
できる。なお、第６図および第７図における光スイッチ
の形態としては、周知の交叉型光スイッチまたは進行波
型光スイッチが用いられる。
以上説明したように本発明の光シフトレジスタによれ
ば、光伝送システムの各系において信号の変換処理、す
なわちシリアル／パラレル変換およびパラレル／シリア
ル変換を光信号の形態のままで行うことができるので、
各系において光信号を電気信号に変換して内部的に処理
を行う必要が無い場合に、送られてきた光信号を内部に
取り込まずにそのままの状態で次の系に送ることができ
る。
ば、光伝送システムの各系において信号の変換処理、す
なわちシリアル／パラレル変換およびパラレル／シリア
ル変換を光信号の形態のままで行うことができるので、
各系において光信号を電気信号に変換して内部的に処理
を行う必要が無い場合に、送られてきた光信号を内部に
取り込まずにそのままの状態で次の系に送ることができ
る。
また、光メモリ素子の共振器を構成する鏡としてへき
開面の代わりに回折格子を用いた構成を採用しているの
で、半導体基板における該メモリ素子の小型化、ひいて
は光スイッチおよび光導波路とのモノリシック集積化が
可能となる。従って、本発明の光シフトレジスタは、光
伝送システムを構築する上でその性能および信頼性を向
上させることに寄与することができる。
開面の代わりに回折格子を用いた構成を採用しているの
で、半導体基板における該メモリ素子の小型化、ひいて
は光スイッチおよび光導波路とのモノリシック集積化が
可能となる。従って、本発明の光シフトレジスタは、光
伝送システムを構築する上でその性能および信頼性を向
上させることに寄与することができる。
【図面の簡単な説明】 第１図は本発明の一実施例としての光シフトレジスタの
構成を示す図、 第２図は第１図における光メモリ素子の一例を示す断面
図、 第３図（ａ）および（ｂ）はそれぞれ、光双安定半導体
レーザの典型的な印加電流・光出力特性図、光入力・光
出力特性図、 第４図は光双安定半導体レーザーの典型的な入出力特性
図、 第５図は第１図の光シフトレジスタの動作タイミング
図、 第６図は第１図の光シフトレジスタの一変形例の構成を
示す図、 第７図は第１図の光シフトレジスタの他の変形例の構成
を示す図、 である。 （符号の説明） １〜４……端子、11〜15……電極、 16……活性層、16a……可飽和光吸収領域、 17……回折格子、 18……半導体層（クラッド層）、 19……半導体基板（クラッド層）、 20,22……光吸収領域、 M11〜M22……光メモリ素子、 RG1,RG2……レジスタ、BS……バイアス電流、 RST1,RST2……リセット電流、 SC1,SC2……制御電流。
構成を示す図、 第２図は第１図における光メモリ素子の一例を示す断面
図、 第３図（ａ）および（ｂ）はそれぞれ、光双安定半導体
レーザの典型的な印加電流・光出力特性図、光入力・光
出力特性図、 第４図は光双安定半導体レーザーの典型的な入出力特性
図、 第５図は第１図の光シフトレジスタの動作タイミング
図、 第６図は第１図の光シフトレジスタの一変形例の構成を
示す図、 第７図は第１図の光シフトレジスタの他の変形例の構成
を示す図、 である。 （符号の説明） １〜４……端子、11〜15……電極、 16……活性層、16a……可飽和光吸収領域、 17……回折格子、 18……半導体層（クラッド層）、 19……半導体基板（クラッド層）、 20,22……光吸収領域、 M11〜M22……光メモリ素子、 RG1,RG2……レジスタ、BS……バイアス電流、 RST1,RST2……リセット電流、 SC1,SC2……制御電流。
Claims (3)
- 【請求項１】半導体基板（19）上にモノリシックに形成
され、光学的に接続された少なくとも２段のレジスタ
（RG1,RG2）を具備し、 該レジスタの各段は光学的に接続された第１および第２
の光メモリ素子（MC11,MC12;MC21,MC22）を有し、 該光メモリ素子はそれぞれ、共振器内に可飽和光吸収領
域（16a）を含む活性層（16）と該共振器の鏡としての
回折格子（17）と所定の記憶状態に応じた光を発振させ
るバイアス電流を印加するための第１の端子（１）と該
記憶状態をリセットする電流を印加するための第２の端
子（２）とを有する光双安定素子部、該光双安定素子部
の活性層と光学的に接続された光吸収領域（20）と該光
双安定素子部への光の取込みを制御する電流を印加する
ための第３の端子（３）とを有する入力制御部、およ
び、該光双安定素子部の活性層と光学的に接続された光
吸収領域（22）と該光双安定素子部からの光の取出しを
制御する電流を印加するための第４の端子（４）とを有
する出力制御部、により構成され、 前記第１および第２の光メモリ素子の第１の端子にバイ
アス電流（BS）を印加し、該第１および第２の光メモリ
素子の第２の端子にそれぞれ第１、第２のリセット電流
（RST1,RST2）を印加し、該第１の光メモリ素子の第３
の端子および該第２の光メモリ素子の第４の端子に第１
の制御電流（SC1）を印加し、該第１の光メモリ素子の
第４の端子および該第２の光メモリ素子の第３の端子に
第２の制御電流（SC2）を印加し、時系列的に第１のリ
セット電流、第１の制御電流、第２のリセット電流およ
び第２の制御電流を印加することで光信号を順次シフト
させるようにした光シフトレジスタ。 - 【請求項２】前記レジスタの各段の間に光学的に介在さ
れた光スイッチ（LS1,LS2）を具備し、前記第２の光メ
モリ素子に取込まれた光の情報を該光スイッチに光信号
取出し用の制御信号（▲▼）を供給することでパラ
レルに取り出すようにした、請求項１記載の光シフトレ
ジスタ。 - 【請求項３】前記レジスタの各段の間に光学的に介在さ
れた光スイッチ（LS3,LS4）を具備し、該光スイッチに
光信号取込み用の制御信号（▲▼）を供給すること
で前記第１の光メモリ素子に光の情報をパラレルに取込
むようにした、請求項１記載の光シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025574A JP2610287B2 (ja) | 1988-02-08 | 1988-02-08 | 光シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025574A JP2610287B2 (ja) | 1988-02-08 | 1988-02-08 | 光シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201631A JPH01201631A (ja) | 1989-08-14 |
| JP2610287B2 true JP2610287B2 (ja) | 1997-05-14 |
Family
ID=12169697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025574A Expired - Fee Related JP2610287B2 (ja) | 1988-02-08 | 1988-02-08 | 光シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610287B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839430B2 (ja) * | 1992-08-31 | 1998-12-16 | 松下電器産業株式会社 | 光双安定素子を有するシフトレジスタ |
| JP4368573B2 (ja) * | 2002-03-12 | 2009-11-18 | 独立行政法人科学技術振興機構 | 双安定半導体レーザを用いた超高速光メモリー装置 |
-
1988
- 1988-02-08 JP JP63025574A patent/JP2610287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01201631A (ja) | 1989-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |