JP2606814B2 - 位相ずれ検出方法 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 3頁 産業上の利用分野 3頁 従来の技術 15頁 発明が解決しようとする問題点 16頁 問題点を解決するための手段 17頁 作用 18頁 実施例 24頁 〔概要〕 入力データと位相同期するウインドウによりデータを
弁別して出力するデータ弁別回路のための位相ずれ検出
方法であって、入力データ列の周期とは異なる周期を持
ち且つ１つのデータの位相をずらしたテストデータ列を
発生するテストデータ発生部と、テストデータ列をデー
タ弁別回路に入力して、出力として得られる弁別データ
の不整位相を検出する検出部を設けることにより、入力
データとウインドウ位相の任意の位置とのずれを検出し
得るようにしたものである。

〔産業上の利用分野〕

本発明は、入力データに位相同期したクロックをウイ
ンドウとして入力データを弁別するデータ弁別回路に於
いて、ウインドウ（クロック）の入力データに対する位
相ずれを検出するための位相ずれ検出方法に関する。

入力データに位相同期したクロックで入力データを弁
別し、弁別データを出力するデータ弁別回路は広く利用
されている。例えば、第２図に示す磁気ディスク装置の
読取り系の読取り回路11に於いては、磁気ディスク５か
ら磁気ヘッド６が読取った信号を、アンプ７で増幅し、
AGC（anto matic gain control）回路８で振幅を一定に
し、フィルタ９で不要な高周波ノイズを除去した後、A/
D（アナログ／ディジタル）変換器10で２値化したパル
スに変換しデータ弁別回路（以下、DDCと略記）２の入
力データとしている。この説明では、１パルスが１デー
タとなっている場合とし、入力データ列はこのデータ
（パルス）の列であり、特に１つのデータに着目する場
合は以降データパルスと呼ぶことにする。

データ弁別回路DDC2は、一般に、第３図に示す構成で
あり、入力データの位相に追随する位相同期回路として
はPLL（phase-locked loop）回路（以下、PLLと略記）1
2が用いられ、このPLL12により、入力データであるジッ
タを伴ったデータパルスの平均的なタイミングに位相同
期したクロックを作成し、これをウインドウとしてデー
タ弁別器（以下、DDと略記）13で入力データを弁別しク
ロックに同期させた出力データを得るようになってい
る。

遅延回路（以下、DLYと略記）14はPLL12の出力するク
ロックと入力データの相対位相を調整するためのもの
で、この図ではPLL12の前に入っているが、DD13の前に
入っても良いし、双方の前に置いても良い。

データ弁別回路DDC2は、本発明の位相ずれ検出方法に
より位相ずれを検出される対象回路であって、本発明の
内容ではないが、以降の説明を容易にするため位相関係
に就いて予め簡略化して説明して置くことにする。

第４図はデータ弁別回路DDC2の動作説明図（タイムチ
ヤート）であり、同図の（ａ）と（ｂ）は、夫々典型的
な２例を示している。第４図に於いて、（ａ）は入力デ
ータの前縁に於ける立ち上がりを保持して置きウインド
ウの中心点で弁別する方式，（ｂ）は入力データの前縁
に一定の遅延を与えた点をウインドウが弁別する方式で
ある。

第４図に於いて、DIは入力データ,DOは出力データ,DL
は遅延回路DLY（通常モノマルチバイブレータ等による
可変遅延）の出力波形,CLはPLL12が作成出力するクロッ
クの波形であり、DI,DO,DL,CLの現れる線はデータ弁別
回路DDC2の構成を示す第３図にも示されている。

第４図では、クロック（ウインドウ）の周期の３倍の
周期で入力データが入力される場合が図示されている。
図中の時間を示すものとして、Tdは前記DLYの遅延時
間，Twはウインドウの幅（周期），Tpはウインドウと入
力データのパルスの位相関係を与える時間を示す。又○
付数字は個々の入力データを示す。

以下の動作説明では、ディジタル回路であるため、各
信号のON状態をＨレベル,OFF状態をＬレベルと称するこ
とにする。

第４図（ａ）の例を説明する。入力データDIのデータ
パルスの前縁によりDLYが起動されて、遅延時間Tdの間
Ｈレベルとなる波形DLに示すパルスを発生する。このパ
ルスの後縁によりPLL12の発生するクロックCLの位相
は、入力データDIの周期，位相の平均に対して図示のよ
うに同期される。

一方、入力データDIのデータパルスはデータ弁別器DD
13内でラッチされて、後述の弁別動作が終わる迄、波形
RCに示すようにＨレベルとなる。

データ弁別器DD13は、PLL12から受けるクロックCLの
前縁のタイミングに於いて、前記の波形RCがＨレベルな
らば、このタイミングを中心とするウインドウ内に入力
データDIのデータパルスが存在すると弁別し、前記のラ
ッチを解き、CLの中心点を前縁とする出力データDOを出
力する。

図中、，のデータパルスは正規のタイミング（従
って平均値）の場合であり、クロック波形CLは図示のよ
うに波形DLの後縁に同期している。データパルスが正規
のタイミングの場合、波形RCに示すラッチ時間Tpは、ク
ロック（ウインドウ）周期Twの1/2になるように、DLY14
により予め遅延時間Tdが調整設定されているものとす
る。

のデータパルスはジッター等により正規のタイミン
グ（点線のパルス）より進んでいる（進相の）場合を示
し、のデータパルスはジッター等により正規のタイミ
ング（点線のパルス）より遅れている（遅相の）場合を
示している。この場合、クロック波形CLは図示のように
波形DLの後縁に同期していない（矢印付点線）。

このことは、前述のようにPLLは入力データの個々の
データパルスの位相に同期するのではなく、平均周期の
位相に同期すると言う特性によるものである。

のデータパルスDIの位相の前進量が少ない場合は、
図示のように波形CLの位相がずれても正規のウインドウ
で弁別される。

位相の前進量が更に大きくなる場合は、ラッチ出力RC
の前縁は入力データパルスDIの前縁に伴って前進し、ラ
ッチ時間Tpは増大して、のデータパルスDIの位相の前
進量がウインドウ周期Twの1/2以上になると、ラッチ出
力RCの前縁は、クロックCLの波形の正規の前縁より１周
期前の前縁よりも前進することになる。

従って、１周期前のクロックの前縁に対して波形RCが
Ｈレベルとなるので、１周期前の前縁のタイミングを中
心とするウインドウ内に、入力データのデータパルスが
存在すると弁別するようになり、出力データDOの出力デ
ータパルスはクロックの１周期分前に出力されることに
なる。

の遅れの場合はの場合と逆となる。のデータパ
ルスDIの位相の遅延量が少ない場合は、図示のように波
形CLの位相とずれても正規のウインドウで弁別される。

位相の遅延量が更に大きくなる場合は、ラッチ出力RC
の前縁は入力データパルスDIの前縁に伴って遅延し、ラ
ッチ時間Tpは減少して、のデータパルスDIの位相の遅
延量がウインドウ周期Twの1/2以上になると、ラッチ時
間Tpは負となり、ラッチ出力RCの前縁はクロックCLの波
形の正規の前縁より遅延するようになるので、正規の前
縁では弁別されない。

然し、１周期後のクロックの前縁に対しては波形RCが
Ｈレベルとなるので、１周期後のクロックの前縁のタイ
ミングを中心とするウインドウ内には、入力データのデ
ータパルスが存在すると弁別するようになり、出力デー
タDOの出力データパルスはクロックの１周期分後に出力
されることになる。

次ぎに、第４図（ｂ）の動作を説明する。入力データ
DIのデータパルスの前縁により、DLYが起動されて遅延
時間Tdの間Ｈレベルとなる波形DLに示すパルスを発生す
る。このパルスの後縁に同期してPLL12はクロックを発
生し、DD13はそれを受けて、DD13内で1/2の周波数に分
周し、波形W1,W2に示すような互いに逆相のウインドウ
波形を生成し、夫々Ｈレベルになっている期間をウイン
ドウとし、図示のようにDL波形の後縁に位相同期させ
る。

一方、入力データDIのデータパルスはデータ弁別器DD
13内で一定時間Trの間ラッチされて、波形RTに示すよう
なパルスになり、一定時間Trの間Ｈレベルとなる。

データ弁別器DD13は、波形RTのパルスの後縁と、その後
縁のタイミングに於いてＨレベルになっているW1又はW2
の何れかのウインドウによって、そのウインドウ内に入
力データのデータパルスが存在すると弁別し、次のウイ
ンドウの周期の適当なタイミングで出力データDOを出力
する。

，，，の各入力データDIのデータパルスの状
態は第４図（ａ）の場合と同様であり、，の位相の
前進，遅延がウインドウ周期Twの1/2を越えると、W1,W2
は入力データの平均周期の位相に同期しているので、RT
の後縁が隣接するウインドウに落ちるようになる。

以上の場合とは逆に、入力データDIの正規位相のデー
タパルス，に対するウインドウ位相がずれている場
合は、位相は相対的なものであるから、以下のようにな
る。（図示せず） DLY14による、正規位相の入力データパルスに対するT
dの設定がTp＜（1/2）Twとなるようになっており、即ち
ウインドウ位相が進んでいるならば、のような進相の
ずれには許容範囲が大きく、のような遅相のずれには
許容範囲が小さくなる。逆に、正規位相の入力データパ
ルスに対するTdの設定がTp＞（1/2）Twとなるようにな
っており、即ちウインドウ位相が遅れているならば、逆
の関係になり、のような進相のずれには許容範囲が小
さく、のような遅相のずれには許容範囲が大きくな
る。

，に示すデータパルスのような、ジッタ等による
入力データのデータパルスの位相ずれは、正規（平均）
位相を中心に、確率的に見て、一般的には、進相，遅相
の双方が同等に発生する。

進相，遅相の何れのずれに対しても偏ることなく、許
容範囲を最大にするには、この場合、Tp＝（1/2）Twで
ある必要がある。前記の遅延時間Tdの調整設定はそのた
めの要請されたものである。

以上説明した入力データパルスDIの前進又は遅延の量
と、クロック（ウインドウ，周期Tw）の位相との関係に
よる出力データDOの位相関係を整理して第５図に示す。

第５図では、入力データDI,出力データDOとウインド
ウのみに簡略化し、ウインドウを同図のＷに示すように
特に簡略化して表現し、入力データDIとの相対位相は、
入力データの正規位相のデータパルスの前縁がウインド
ウＷの１つのウインドウの中心点に対応するように設定
されているとして描かれている。

又、第４図と同様の場合を想定し、クロック（ウイン
ドウ）の周期の３倍の周期で入力データのデータパルス
が入力される場合を示すので、ウインドウＷには周期的
に0,1,2の番号を付し、この図の場合は、０のウインド
ウが位相ずれの無い入力データDIのデータパルスの対応
ウインドウである。又、，，，の各入力データ
DIのデータパルスの位相は第４図の場合と同様である。

第５図の（ａ）は、入力データDIのデータパルス，
の位相ずれが、ウインドウ周期Twの1/2以下の場合を
示しており、前述のようにウインドウ０で弁別され、対
応する（０を付した）出力データDOを出力する。

第５図の（ｂ）は、入力データDIのデータパルス，
の位相ずれが、ウインドウ周期Twの1/2以上の場合を
示している。前述のようにデータパルスは前に隣接す
るウインドウ２で弁別され、対応する（２を付した）出
力データDOを出力する。前述のようにデータパルスは
後に隣接するウインドウ１で弁別され、対応する（１を
付した）出力データDOを出力する。

第５図の（ｃ）は入力データDIのデータパルス，
の位相ずれが、ウインドウ周期Twの1/2に丁度等しい場
合を示している。

データパルスは前に隣接するウインドウ２で弁別さ
れる場合（点線で表示）とウインドウ０で弁別される場
合が起こり、確率的には1/2宛起こることになり、対応
する（2,0を付した）出力データDOを50％宛出力するこ
とになる。

前述のようにデータパルスは、後に隣接するウイン
ドウ１で弁別される場合（点線で表示）とウインドウ０
で弁別される場合が起こり、確立的には1/2宛起こるこ
とになり、対応する（1,0を付した）出力データDOを50
％宛出力することになる。

以上、説明したように、PLL12とデータ弁別器DD13を
ふくむデータ弁別回路DDC2に於いては、入力データDIと
クロック（ウインドウ）CLとの相対位相を予め設定して
置き、一般に、入力データのジッタ等による位相ずれに
対するマージンが最大となるような位相関係〔第４図の
例では、Tp＝（1/2）Tw〕にして置くことが望ましい。
従って、入力データDIに対するクロックの位相関係を予
め最適の相対位相に調整するする必要がある。

〔従来の技術〕

PLL12とデータ弁別器DD13をふくむデータ弁別回路DDC
2に於ける、前述のような、正規入力データに対するTp
設定のためのDLY14によるTdの調整設定を行うには位相
ずれの検出表示が必要となる。

然しながら、簡単で適切な方法が無く、従来オーシロ
スコープ等の測定器を用い、入力データDIとクロックCL
又はW1,2の波形を観測し、目視により位相ずれを判断す
ることによりDLY14の遅延時間Tdの調整を行っていた。

然し、前記のオッシロスコープを用いる波形観測によ
る方法は、必要な場合、入力データDIとクロックCL又は
W1,2任意の相対位相を任意に調整設定出来る利点があ
る。

〔発明が解決しようとする問題点〕

近年、データ転送速度が向上し、入力データDIの周期
が短くなり、従ってウインドウの幅Twも減少する傾向に
あり、例えばウインドウ幅Twは20ns程度となっている。

このような場合に高精度のウインドウ位相の測定を行
うには、前述の測定器は高帯域のものが必要となり、従
って、高価な測定器を用いねばならないと言う問題があ
る他に、測定技術も高度なものが要求され、容易に位相
ずれを判断出来ないと言う問題もあった。

本発明は、高価な高帯域の測定器を要せず、且つ高度
な測定技術を必要とすることなく、ウインドウの中心以
外の所定の適性位相からのずれをも検出することのでき
る位相ずれ検出方法を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理説明図である。図中、第３図
と同じものは同一記号で示してある。

１は位相ずれ検出回路（以下PDCと略記）、３はテス
トデータ発生部であり、後述するように所定の周期と異
なる周期を単位とする一定周期のデータ列に対し少なく
とも１つのデータ（データパルス）の位相をずらしたテ
ストデータTDを発生するもの,4は位相不整検出部であ
り、テストデータTDをデータ弁別回路DDC2に入力して、
弁別結果として得られる出力データDOの位相不整を検出
するものである。

即ち、本発明は、特別のテストデータ別を発生するテ
ストデータ発生部３と，このテストデータ列によるデー
タ弁別回路DDC2のの弁別データである出力データDOの位
相の不整を検出する位相不整検出部４を備えているもの
である。

〔作用〕

始めに、基本原理となる正規の位相の入力データDIの
データパルスの前縁が、ウインドウＷの中心に来るよう
にウインドウの位相がなっているかどうかを検出する場
合を説明し、次ぎに、正規の位相の入力データDIのデー
タパルスの前縁が、ウインドウＷの中心以外の所定の位
相に来るようにウインドウの位相がなっているかどうか
を検出する場合を説明する。

（ａ） 正規の位相の入力データDIのデータパルスの前
縁が、ウインドウＷの中心に来るようにウインドウの位
相がなっているかどうかを検出する場合。

この場合、従来は、測定のためのテストデータ列とし
ては、動作時のウインドウ周期と同じ一定の周期を単位
周期として所定の周期のデータ列を発生していたが、本
発明に於いては、データ列の少なくとも１つのデータの
位相を第５図（ｃ）のデータパルス又はのように、
ウインドウ周期Twの1/2に丁度等しい量だけずらしたテ
ストデータDTを発生出力するようにしている。

第５図（ｃ）に於いて、正規の位相の入力データDIの
データパルス，の前縁がウインドウＷの中心に来る
ように設定されている場合であって、入力データDIのデ
ータパルス，の位相ずれが、ウインドウ周期Twの1/
2に丁度等しい場合については、既に説明した。

この場合、進相のデータパルスに対しては、2,0を
付した出力データDOを50％宛出力し、遅相のデータパル
スに対しては、0,1を付した出力データDOを50％宛出
力するようになることを示した。

正規の位相の入力データDIのデータパルス，の前
縁がウインドウＷの中心に来るように設定されていない
場合に就いては、既に述べたように、進相、遅相の位相
ずれを持つ入力データパルスに対して許容範囲に偏りを
生ずるので、結果は以下のようになる。

正規の位相の入力データDIのデータパルスの前縁がウ
インドウＷの中心より前に来るように設定されている
（Ｗが遅れている）場合は、進相のデータパルスに対
しては、２を付した出力データDOを，遅相のデータパル
スに対しては、０を付した出力データDOを出力するよ
うになる。

逆に、正規の位相の入力データDIのデータパルスの前
縁がウインドウＷの中心より後ろに来るように設定され
ている（Ｗが進んでいる）場合は、進相のデータパルス
に対しては、０を付した出力データDOを，遅相のデー
タパルスに対しては、１を付した出力データDOを出力
するようになる。

従って、正規位相のデータ列の中に（1/2）Twだけ進
相のデータパルスを含むテストデータ列（テストパタ
ーン，以下TDAと略記）と、正規位相のデータ列の中に
（1/2）Twだけ遅相のデータパルスを含むテストデー
タ列（テストパターン，以下TDBと略記）とを準備し、
双方を等長，交互に出力して１サイクルとし、このサイ
クルを繰り返して連続的に出力するテストデータ列TDを
データ弁別回路DDC2に入力し、出力データDOの番号（対
応するウインドウ番号）に着目すると、 Ｗの位相が進んでいる場合は、DOの番号は、TDAでは
０となり位相は正規であり、TDBでは１となることがあ
り位相の遅れを含むようになる。、 Ｗの位相が正規の場合（Ｗの中心が正規位相入力デー
タの前縁に合致する場合）は、DOの番号は、TDAでは２
又は０が50％宛となり位相の進みを含み、TDBでは０又
は１が50％宛となり位相の遅れを含むようになる。

Ｗの位相が遅れている場合は、DOの番号は、TDAでは
２となることがあり位相の進みを含むようになり、TDB
では０となり位相は正規となる。

従って、前記のようなTDA,TDBを交互にしたテストデ
ータ列TDを複数サイクル分入力し、出力データDOの位相
の不整を検出すれば、ウインドウＷの正規位相からの位
相ずれを検出することが出来、調整も可能となる。

（ｂ） 正規の位相の入力データDIのデータパルスの前
縁が、ウインドウＷの中心以外の所定の位相に来るよう
にウインドウの位相がなっているかどうかを検出する場
合。

一般に、PLL12は入力データDIの位相に追随同期す
る、従って、入力データDIの平均周期が異なる場合に
は、出力するクロックCLの周期（周波数）も入力データ
の平均周期（周波数）に追随同期する性質がある。従っ
て、クロックCLで動作するDD13も同期的に動作するの
で、DDC2も同期的に応動する。

この周波数同期の性質と、（ａ）の方法を組合わせる
ことにより以下説明するように、この場合の位相ずれ検
出も可能となる。

（ａ）の場合には、動作時のウインドウ周期と同じ一
定の周期を単位周期として所定の周期のデータ列を発生
していたが、この（ｂ）の場合には、単位周期として動
作時のウインドウ周期とは異なる周期とする。

この異なる単位周期のテストデータ列に対しても、DD
C2は同期して応動するので、（ａ）の場合と同様の操作
を行えば、この単位周期のテストデータ列に於ける正規
位相のデータパルスの前縁に、この単位周期に同期した
Ｗの中心があるかどうかを検出することが出来るように
なり、且つ調整も可能になる。

調整は、DLY14によりTdを調整して行われるが、この
調整された遅延時間Tdは、動作時にもそのままであるか
ら、動作時には、Ｗの中心からずれた位相に正規の位相
の入力データDIのデータパルスの前縁が来るようにな
る。

数量的関係を示すため、単位周期をTuとし、αを周期
Twの乗数とし、Ｓを所定位相のＷの中心位置からのずれ
とすると Tu＝αTw （１） Ｓ＝（1/2）（１−α）Tw （２） となる。以下に数値例を示すと α＝0.7 のときＳ＝＋0.15Tw α＝0.13のときＳ＝−0.15Tw 等となる。＋はＷの中心より進んだ位相に正規の位相の
入力データDIのデータパルスの前縁が来ることを示し、
−は逆となることを示す。

言うまでもなく、α＝１の場合は（ａ）の場合であ
り、Ｓ＝０である。

〔実施例〕

（ａ） ウインドウの中心位相の場合 ここでは、入力データDIの正規位相のデータパルスの
前縁が、ウインドウＷの中心の位相に来るような相対位
相がになっているかどうかを検出する場合を説明する。
即ち、前記の式（１），（２）に於いて、α＝1,従って
Tu＝Tw,S＝０の場合である。従って、テストデータ列TD
の単位周期は、DDC2の動作時のウインドウ周期Twに等し
くする必要がある。本例では、テストデータ列TDは、単
位（ウインドウ）周期の３倍の周期でデータパルスを出
力する場合を想定する。

以下、本実施例の数値例は、DDC2の動作時の標準ウイ
ンドウ周波数（1/Tw）を48MHzとして、上記の想定によ
る場合を示す。

第６図は、本発明の一実施例の回路構成図であり、位
相ずれ検出回路PDC1の構成を示す。図中、第１図で示し
たものは同一の記号で示してある。

同図のテストデータ発生部３に於いて、15は発振器
（以下OSと略記）で、水晶振動子等で構成され基準クロ
ックBCL（例えば、9.6MHz）を発振するもの,21は位相比
較器（以下PHCと略記）,22は電圧制御発振器（以下VCO
と略記）,23は周波数分割器（以下FDTと略記，本例で
は、1/10に分割）であり、16は21,22,23を主要要素とし
て構成されるPLL（以下PLLTと略記）であり、テストデ
ータ列の単位周期の1/2のテストクロックTCL（本例で
は、BCLの10倍の96MHz）を同期作成するものである。19
も周波数分割器（以下FDAと略記，本例では、FDT23の出
力を1/4096に分割）であり、20は制御回路（以下CONと
略記）であり、FDA19の出力クロックCCLを受け、後述す
るカウンタを５進,6進,7進の何れかに制御するものであ
り、17はカウンタ（以下CTRと略記）であり、CON20の５
進,6進,7進のカウンタ制御信号に従って、テストクロッ
クTCLを計数してテストデータ列TDを発生するものであ
り、18はドライバ（以下DRと略記）でありCTR17の出力
を整形しDDC2へ送出するためのものである。

同図の不整位相検出部４に於いて、24は不整位相検出
回路（以下IRDと略記）であり、カウンタで構成され、
テストクロックTCLの計数により、DDC2から出力される
出力データDO（即ち、弁別データ列）に於ける各データ
パルスの時間間隔を監視することにより、時間間隔の異
常、即ち、位相の不整を検出した時は検出信号DSを出力
するもの,25,26はパルスストレッチャ（以下STRA,Bと略
記）であり、IRD24が弁別データの位相不整を検出した
時に出力するパルス信号DSを、CON20の制御のもとに選
択し、所定時間Th分保持することにより引き延ばし、後
述するする発光素子を駆動するもの,27,28は発光素子
（以下PLA,PLBと略記）であり、例えばLEDで構成され、
夫々STRA,Bにより駆動される。

次に、第６図実施例構成の動作に就いて、第７図の要
部波形図を用いて説明する。

PLLT16の出力するクロックTCLの周期をＴとすると、
ウインドウ（この場合単位）周期Twの1/2だけ位相をず
らすためには、Ｔ＝1/2）Twであることを要し、本例の
想定では、テストデータ列TDのデータパルスの周期は２
×３×Ｔ即ち6Tとなる。

テストクロックTCLを計数するカウンタCTR17からは、
６進ならば6T毎に,5進ならば5T毎に,7進ならば7T毎にデ
ータパルスが出力される。制御回路CON20は，テストク
ロックTCLを周波数分割器FDT,FDAにより1/40960に分割
した、即ち40960T毎に発生する制御クロックCCLによっ
て、CTR17のカウント数を制御する。

CON20は、通常CTR17に６進を指示しており、制御クロ
ックCCLの到来により、CTR17の６進計数終了によつて
（即ち、テストデータパルスの立ち上げがりを見て）、
CTR17に５進を指示し、CTR17の５進計数終了を見て次の
７進を指示し、７進計数終了をみて６進指示に戻る。従
って、CTR17の出力テストデータ列TDとしては、周期6T
であったものが、5T,7Tと変化して6Tに戻る第７図
（ａ）に示すようなテストパターンTDAを発生する。即
ち、テストパターンTDAは凡そ6826個のデータパルスを
含むが、その内の１つのデータパルスだけがＴだけ位相
の進んだテストパターンとなる。

次の制御クロックCCLが到来すると、６進指示を行っ
ていたCON20は、CTR17の６進計数終了により、今度は７
進を指示し、CTR17の７進計数終了により、次ぎに５進
を指示し、５進計数終了によって、通常の６進に戻る。
従ってCTR17のテストデータ列TDとしては、周期6Tであ
ったものが、7T,5Tと変化して6Tに戻る第７図（ｂ）に
示すようなテストパターンTDBを発生する。即ち、テス
トパターンTDBも凡そ6826個のデータパルスを含むが、
その内の１つのデーアパルスだけがＴだけ位相の遅れた
テストパターンとなる。従って、CTR17からはテストパ
ターンTDAとテストパターンTDBとが、交互に出力され、
その１対がテストデータ列TDの１サイクルを形成する。

ウインドウ位相が正常であるDDC2にテストデータTDA,
TDBが入力された場合を、夫々第７図（ａ），（ｂ）に
示す。第７図に於いて、CSは制御回路CON20のカウンタC
TRへの計数指示を模式化して示したもの,DSは不整位相
検出回路IRD24がDDC2で弁別された出力データDOの位相
の不整を検出した時出力するパルスであり、DPA,DPBは
夫々発光素子PLA27,PLB28の明滅を示す。

TDA,TDBの○付数字は個々のデータパルスを示し、デ
ータパルスがウインドウ周期Twの半分だけ位相がずれ
ており、他は正規の位相となっている。このような場合
は、前述のように、データパルスに対しては、1/2の
確率で点線で示すように隣接ウインドウで弁別され、図
示のように、対応する出力データDOのデータパルスは位
相不整を起こす。

この出力データDOに含まれる不整位相は、不整位相検
出回路IRD24により、前記の方法により検出されパルスD
Sを発生し、DSはパルスストレッチャSTRA25,STRB26の双
方に出力される。一方、制御回路CON20からは、STRA25,
STRB26に対し、現在出力中のテストデータTDが、TDAで
あるかTDBであるかによって信号が出力されており、STR
A25はTDAに於けるDSを所定のTh時間（最大はテストデー
タ列の繰り返し周期、即ちTDA又はTDBの周期の２倍まで
に選ぶ）保持してPLA27を発光させ、STRB26はTDBに於け
るDSを所定のTh時間保持してPLB27を発光させる。

第８図はTDA,TDBの周期を単位として時間経過を示す
ように描いたものであり、テストデータ列TDは連続して
DDC2に入力されている場合であり、パルスストレッチャ
STRA25,STRB26の保持時間Thはテストデータ列TDの繰り
返し周期の1/2（即ちTDA,TDBの周期）に選んだ場合を示
す。同図に於いて、TDはテストデータ列で、A,Bと略記
してTDA,TDBの期間が示されている。

同図（ｂ）は、第７図で説明したウインドウ位相が正
常な場合で、例として、テストデータ列TDに含まれる位
相変化データパルスの隣接ウインドウでの弁別が、TD
A,TDBの夫々の周期について交互に発生、即ち1/2の確率
で発生している場合を示しており、前述の説明により発
光素子PLA27,PLB28の明滅状況はPDA,Bに示すようにな
り、両者は等しい明るさに観測される。

同図（ａ）は、ウインドウの位相が正常な場合よりも
遅れている場合を示し、前述のように、TDAでは、位相
変位データパルス（第７図の）は前の隣接ウインドウ
２で弁別され、出力データDOの位相の進んだデータパル
スを含み、TDBでは正規ウインドウ０で弁別され、出力
データDOに位相の乱れは発生しない。従って発光素子PL
A27,PLB28の明滅状況は図示のようにPDAのみが点灯する
ようになる。

同図（ｃ）は、ウインドウの位相が正常な場合よりも
進んでいる場合を示し、前述のように、TDBでは、位相
変位データパルス（第７図の）は後の隣接ウインドウ
０で弁別され、出力データDOに位相の遅れたデータパル
スを含み、TDAでは正規ウインドウ０で弁別され、出力
データDOに位相の乱れは発生しない。従って発光素子PL
A27,PLB28の明滅状況は図示のようにPDBのみが点灯する
ようになる。

以上、説明したように、本発明の位相ずれ検出回路
は、データ弁別回路のウインドウの位相に就いて、進
相，正常，遅相の各状態を正確に検出することが出来、
従ってウインドウ位相の調整に利用することが出来る。

ウインドウの位相の調整に利用する場合に就いて以下
の補足説明する。始めには、ウインドウ位相が遅れてて
いたとすると、第８図（ａ）のようにPLA27のみが点灯
しており、DDC2の遅延回路DLY2を調整してウインドウ位
相を進めるように調整する、ウインドウ位相が進み、正
常位相に近づくにつれてPLB28も暗点するようになり、
正常位相になると両者は等しい明るさになり、更に進め
るとPLA27が暗点するようになり、終にはPLB28のみが点
灯するようになる。始めにウインドウ位相が進んでいた
場合は逆になる。従って、PLA27,PLB28の両者が点灯し
等しい明るさになるように調整し設定すればよい。

（ｂ） ウインドウの中心位相以外の場合 ここでは、正規の位相の入力データDIのデータパルス
の前縁が、ウインドウＷの中心以外の所定の位相に来る
ようにウインドウの位相がなっているかどうかを検出す
る場合である。

このような、ウインドウ位相の設定は、例えば、第２
図に示した磁気ディスクのデータの読取り等に於いて
は、記憶媒体であるディスクとヘッドその他の位相の周
波数特性の関係で生ずる遅延時間歪等により、実際に発
生するジッタに進相又は遅相の偏りがある場合に必要と
なる。

本例では、前記の式（１），（２）の説明で示した α＝0.7のときＳ＝＋0.15Tw α＝1.3のときＳ＝−0.15Tw の場合を例として説明する。即ち、動作時のウインドウ
の中心により、正規位相の入力データDIのデータパルス
の前縁が、動作時のウインドウ周期Twの15％だけ進んで
いる場合と遅れている場合であり、この設定が正常とさ
れる場合である。

正規位相の入力データDIのデータパルスの前縁が、動
作時のウインドウの中心より、ウンドウ周期Twの15％だ
け進んでいることを正常とする場合を説明する。この場
合も、第６図に示す位相ずれ検出回路の回路構成は同一
であり、各周波数分割器の分割比も同一である。

然し、テストデータ列TDの単位周期Tuは、α＝0.7の
場合であるから0.7Twとしなければならないので、これ
に伴って、発振器OS15の発振周波数は1/0.7とする必要
があり、従ってBCL,TCL,CCLの各周期は夫々0.7倍とな
る。実際には、発振器OS15の発振周波数を変更すること
は、水晶発振子の取替えだけで可能な場合が多い。

このようにして発生させるテストデータ列TDにより、
（ａ）のウインドウの中心位相の場合と同様の操作を行
うことによりウインドウの位相ずれの検出，調整行うこ
とができる。第９図は、ウインドウの中心より進んだ位
相に調整する場合の説明図である。

同図の（ａ）は、第４図（ａ）に示したような方式の
データ弁別回路DDC2に対して調整された状態を示し、左
図は本発明の位相ずれ検出回路PDC1と接続されテストデ
ータTDを入力されている場合の各波形を示し、右図は動
作時の左図に対応する各波形である。○付数字は個々の
データパルスの番号であり、左右の図の対応をとること
ができる。Tdの調整により、左図のTpはTuの1/2となっ
ており、右図の動作時では、TdはそのままであるからTp
もそのままであり、Tp＜（1/2）Twとなりウインドウの
中心より進んだ位相に調整される。

同図の（ｂ）は、第４図（ｂ）に示したような方式の
データ弁別回路DDC2に対して調整された状態を示し、
（ａ）の場合と同様に、Tdの調整により、左図のTpはTu
の1/2となっており、右図の動作時では、Tdはそのまま
であるからTpもそのままであり、Tp＜（1/2）Twとなり
ウインドウの中心より進んだ位相に調整される。

正規位相の入力データDIのデータパルスの前縁が、動
作時のウインドウの中心より、ウインドウ周期Twの15％
だけ遅れていることを正常とする場合を説明する。この
場合も、第６図に示す位相ずれ検出回路の回路構成は同
一であり、各周波数分割器の分割比も同一である。然
し、テストデータ列TDの単位周期Tuは、α＝1.3の場合
であるから、1.3Twとしなければならないので、これに
伴って、発振器OS15の発振周波数は1/1.3とする必要が
あり、従ってBCL,TCL,CCLの周期は夫々1.3倍となる。

このようにして発生させるテストデータ列TDにより、
（ａ）の場合と同様の操作を行うことによりウインドウ
の位相ずれの検出，調整を行うことができる。第10図
は、ウインドウの中心より遅れた位相に調整する場合の
説明図である。

同図の（ａ）は、第４図（ａ）に示したような方式の
データ弁別回路DDC2に対して調整された状態を示し、左
図は本発明の位相ずれ検出回路PDC1と接続されテストデ
ータTDを入力されている場合の各波形を示し、右図は動
作時の左図に対応する各波形である。○付数字は個々の
データパルスの番号であり、左右の図の対応をとること
ができる。Tdの調整により、左図のTpはTuの1/2となっ
ており、右図の動作時では、TdはそのままであるからTp
もそのままであり、Tp＞（1/2）Twとなりウインドウの
中心より遅れた位相に調整される。

同図の（ｂ）は、第４図（ｂ）に示したような方式の
データ弁別回路DDC2に対して調整された状態を示し、
（ａ）の場合と同様に、Tdの調整により、左図のTpはTu
の1/2となっており、右図の動作時では、Tdはそのまま
であるからTpもそのままであり、Tp＞（1/2）Twとなり
ウインドウの中心より遅れた位相に調整される。

以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。

〔発明の効果〕

以上説明したように、本発明によれば、データ弁別回
路のウインドウの位相の最適位相からのずれを、最適位
相がウインドウ内の任意の位相にある場合をも、シンク
ロスコープ等の測定器を用いずに簡単な回路で検出出来
ると言う効果を奏する他に、入力データの周期が短くな
り高周波数の入力データに対するデータ弁別回路であっ
ても、高価な高帯域測定器を要せず、又高度の測定技術
も要せず、容易に検出ができると言う効果も奏する。

又、本検出方法を利用して前記ウインドウ位相の調
整，設定を行うことが出来ることは言うまでもなく、位
相ずれ検出回路は、データ弁別回路と共に装置に内蔵す
ることも可能で、従って測定器を使用せずに位相ずれ検
出，調整も可能となり実用上極めて有用である。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図はデータ弁別回路の使用例説明図、 第３図はデータ弁別回路の説明図、 第4,5図はデータ弁別回路の動作説明図、 第６図は本発明の実施例の回路構成図、 第７図は実施例回路構成の要部波形図、 第８図は位相ずれ検出動作説明図、 第９図はウインドウの中心より進んだ位相に調整する場
合の説明図、 第10図はウインドウの中心より遅れた位相に調整する場
合の説明図、 第1,2,3,6図に於いて、 １は位相ずれ検出回路PDC ２はデータ弁別回路DDC、３はテストデータ発生部、４
は不整位相検出部、５は磁気ディスク、６は磁気ヘッ
ド、７はアンプ、８はAGC、９はフィルタ、10はA/D変換
器、11は読取り回路、12はPLL回路PLL、13はデータ弁別
器DD、14は遅延回路DLY、15は発振器OS、16はPLL回路PL
LT、17はカウンタCTR、18はドライバDR、19は周波数分
割器FDA、20は制御回路CON、21は位相比較器PHC、22は
電圧制御発振器VCO、23は周波数分割器FDT、24は不整位
相検出帯域IRD、25はパルスストレッチャSTRA、26はパ
ルスストレッチャSTRB、27は発光素子PLA、28は発光素
子PLBである。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】所定周期を持った入力データの位相に追随
   同期する位相同期回路によりクロックを作成し、該クロ
   ックをウインドウとして該入力データを弁別するデータ
   弁別回路のための、該入力データと該クロックとの位相
   ずれ検出方法であって、前記入力データの周期とは異な
   る周期を単位とする一定周期のテストデータ列を用意
   し、該テストデータ列の少なくとも１つのデータの位相
   をずらしたテストデータ列を前記データ弁別回路に対す
   る入力データとして出力するテストデータ発生部と、該
   データ発生部のテストデータ列に対する該データ弁別回
   路の出力である弁別データの不整位相を検出する検出部
   とを含み、該検出部の検出結果に基いて該位相ずれを得
   ることを特徴とする位相ずれ検出方法。
2. 【請求項２】前記テストデータ列は前記単位周期の半分
   に相当する周期分位相をずらしたデータを含むことを特
   徴とする特許請求の範囲第（１）項記載の位相ずれ検出
   方法。
3. 【請求項３】前記テストデータ発生部は、前記入力デー
   タ列の少なくとも１つのデータの位相を進ませた第１の
   データ列と、前記データ列の少なくとも１つのデータの
   位相を遅らせた第２のテストデータ列とを出力すること
   を特徴とする特許請求の範囲第（１）項又は第（２）項
   記載の位相ずれ検出方法。