JP2603716B2 - アクティブマトリクス表示装置 - Google Patents
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- G02F1/1362—Active matrix addressed cells
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- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
- G02F1/136263—Line defects
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アクティブマトリクス表示装置に関し、特
にアクティブマトリクス表示装置の表示電極基板に関す
る。
にアクティブマトリクス表示装置の表示電極基板に関す
る。
従来の技術 ガラス板などの光透過性絶縁基板上に、薄膜トランジ
スタ（Thin Film Transistor:以下、TFTと略称する）な
どのスイッチング素子がマトリクス状に配列して形成さ
れるほか、信号線、走査線、蓄積容量用配線などの各配
線も併せて形成された表示電極基板を用いるアクティブ
マトリクス駆動方式の液晶表示装置の場合、液晶の応答
速度が速く、また表示電極基板として使用される光透過
性絶縁基板の面積に制約がなく、反射型、透過型のいず
れにも適用できるなどの利点を持つため、近年盛んに実
用に供されている。
スタ（Thin Film Transistor:以下、TFTと略称する）な
どのスイッチング素子がマトリクス状に配列して形成さ
れるほか、信号線、走査線、蓄積容量用配線などの各配
線も併せて形成された表示電極基板を用いるアクティブ
マトリクス駆動方式の液晶表示装置の場合、液晶の応答
速度が速く、また表示電極基板として使用される光透過
性絶縁基板の面積に制約がなく、反射型、透過型のいず
れにも適用できるなどの利点を持つため、近年盛んに実
用に供されている。
従来、このような表示電極基板の製造工程では、その
工程の途中で外部からの静電気によって表示電極基板上
で絶縁破壊が生じたり、スイッチング素子の特性が変化
してしまうのを防止するためのショートリング線が、表
示電極基板上の配線、スイッチング素子などの形成部外
域に形成されていた。
工程の途中で外部からの静電気によって表示電極基板上
で絶縁破壊が生じたり、スイッチング素子の特性が変化
してしまうのを防止するためのショートリング線が、表
示電極基板上の配線、スイッチング素子などの形成部外
域に形成されていた。
第５図は、そのようなショートリング線１を形成した
製造工程の途中における表示電極基板の表面構造の一例
を示す平面図である。第５図においてソースバスライン
X1,X2,…,Xm−1,Xm（以下、任意のソースバスラインは
符号Ｘで表す）は信号線となるバスラインであり、ゲー
トバスラインY1,Y2,Y3,…,Yn−1,Yn（以下、任意のゲー
トバスラインは符号Ｙで表す）は走査線となるバスライ
ンであって、これらは絶縁基板上において互いに絶縁層
を介して直角に立体交差するように配列して形成されて
いる、TFT2は表示電極基板のスイッチング素子であっ
て、このTFT2と蓄積容量３と図示しない絵素電極とが、
ソースバスラインＸとゲートバスラインＹとで囲まれる
各枡目の部分ごとにそれぞれマトリクス状に配列して形
成され、TFT2のソース電極はソースバスラインＸに、ゲ
ート電極はゲートバスラインＹに、ドレイン電極は蓄積
容量３の一端と絵素電極とにそれぞれ接続されている。
製造工程の途中における表示電極基板の表面構造の一例
を示す平面図である。第５図においてソースバスライン
X1,X2,…,Xm−1,Xm（以下、任意のソースバスラインは
符号Ｘで表す）は信号線となるバスラインであり、ゲー
トバスラインY1,Y2,Y3,…,Yn−1,Yn（以下、任意のゲー
トバスラインは符号Ｙで表す）は走査線となるバスライ
ンであって、これらは絶縁基板上において互いに絶縁層
を介して直角に立体交差するように配列して形成されて
いる、TFT2は表示電極基板のスイッチング素子であっ
て、このTFT2と蓄積容量３と図示しない絵素電極とが、
ソースバスラインＸとゲートバスラインＹとで囲まれる
各枡目の部分ごとにそれぞれマトリクス状に配列して形
成され、TFT2のソース電極はソースバスラインＸに、ゲ
ート電極はゲートバスラインＹに、ドレイン電極は蓄積
容量３の一端と絵素電極とにそれぞれ接続されている。
また、これとは別に上記蓄積容量３の他端に接続され
た蓄積容量用バスラインZ1,Z2,…,Zn−1,Zn（以下、任
意の蓄積容量用バスラインは符号Ｚで表す）がゲートバ
スラインＹと平行に、かつソースバスラインＸと絶縁層
を介して直角に立体交差するように配列して形成されて
いる。上記ソースバスラインＸ、ゲートバスラインＹ、
蓄積容量用バスラインＺ、TFT2、蓄積容量３、絵素電極
の形成部外域には、各バスラインX,Y,Zの端部と短絡す
るショートリング線１が形成されている。
た蓄積容量用バスラインZ1,Z2,…,Zn−1,Zn（以下、任
意の蓄積容量用バスラインは符号Ｚで表す）がゲートバ
スラインＹと平行に、かつソースバスラインＸと絶縁層
を介して直角に立体交差するように配列して形成されて
いる。上記ソースバスラインＸ、ゲートバスラインＹ、
蓄積容量用バスラインＺ、TFT2、蓄積容量３、絵素電極
の形成部外域には、各バスラインX,Y,Zの端部と短絡す
るショートリング線１が形成されている。
上記ショートリング線１によって短絡されている各ソ
ースバスラインＸ、ゲートバスラインＹ、蓄積容量用バ
スラインＺと相互間は、この表示電極基板に駆動回路を
接続する際にショートリング線１を切断することによっ
て分離される。
ースバスラインＸ、ゲートバスラインＹ、蓄積容量用バ
スラインＺと相互間は、この表示電極基板に駆動回路を
接続する際にショートリング線１を切断することによっ
て分離される。
第６図は、上記表示電極基板が組み込まれたアクティ
ブマトリクス液晶表示装置の具体的構造の一部を拡大し
て示す断面図である。第６図において、絶縁基板４はガ
ラス板からなり、その絶縁基板４上にTFTのゲート電極
５として薄膜2500ÅのTa（タンタル）膜が形成され、さ
らにその上に薄膜3000ÅのTa2O5（酸化タンタル）膜6a
と膜厚3000ÅのSiNx（窒化シリコン）膜6bがゲート絶縁
膜６として形成されている。またゲート絶縁膜６上には
膜厚1000Åのａ−Si（ｉ）（真性半導体非晶質シリコ
ン）層７および膜厚500Åのａ−Si（n+）（ｎ形半導体
非晶質シリコン）層８が形成され、さらにその上にソー
ス電極９およびドレイン電極10となる膜厚2000ÅのTi
（チタン）膜が選択的に形成され、これによってａ−Si
・TFT2が構成されている。
ブマトリクス液晶表示装置の具体的構造の一部を拡大し
て示す断面図である。第６図において、絶縁基板４はガ
ラス板からなり、その絶縁基板４上にTFTのゲート電極
５として薄膜2500ÅのTa（タンタル）膜が形成され、さ
らにその上に薄膜3000ÅのTa2O5（酸化タンタル）膜6a
と膜厚3000ÅのSiNx（窒化シリコン）膜6bがゲート絶縁
膜６として形成されている。またゲート絶縁膜６上には
膜厚1000Åのａ−Si（ｉ）（真性半導体非晶質シリコ
ン）層７および膜厚500Åのａ−Si（n+）（ｎ形半導体
非晶質シリコン）層８が形成され、さらにその上にソー
ス電極９およびドレイン電極10となる膜厚2000ÅのTi
（チタン）膜が選択的に形成され、これによってａ−Si
・TFT2が構成されている。
絵素電極11は膜厚1000ÅのITO（インジウム錫酸化
物）膜からなり、その一部がドレイン電極10上に積層さ
れている。走査線であるゲートバスラインＹおよび蓄積
容量（第６図では図示せず）はTa膜によって、また信号
線であるソースバスラインＸはTi膜によってそれぞれ形
成されている。さらにその上の全面には膜厚3000ÅのSi
Nx膜が保護膜12として形成され、その上面全面に配向膜
13aが形成されている。
物）膜からなり、その一部がドレイン電極10上に積層さ
れている。走査線であるゲートバスラインＹおよび蓄積
容量（第６図では図示せず）はTa膜によって、また信号
線であるソースバスラインＸはTi膜によってそれぞれ形
成されている。さらにその上の全面には膜厚3000ÅのSi
Nx膜が保護膜12として形成され、その上面全面に配向膜
13aが形成されている。
このようにして構成された表示電極基板14と対向させ
て対向側基板15が配置され、この表示電極基板14と対向
側基板15との間に液晶層16が介在させてある。対向側基
板15においては、ガラス板からなる絶縁基板17の上記表
示電極基板14と対向する表面のうち、絵素電極11と対向
する部分にカラーフィルタ18が、また他の部分には光非
透過膜19が形成され、その上の全面に対向電極20がITO
膜によって形成されており、さらにその配向膜13bが形
成されている。
て対向側基板15が配置され、この表示電極基板14と対向
側基板15との間に液晶層16が介在させてある。対向側基
板15においては、ガラス板からなる絶縁基板17の上記表
示電極基板14と対向する表面のうち、絵素電極11と対向
する部分にカラーフィルタ18が、また他の部分には光非
透過膜19が形成され、その上の全面に対向電極20がITO
膜によって形成されており、さらにその配向膜13bが形
成されている。
発明が解決しようとする課題 しかしながら、上述した表示電極基板14の場合、駆動
回路を接続する前の段階では、各バスラインX,Y,Z間が
ショートリング線１によって短絡された状態にあるた
め、この間に断線その他の欠陥検査を行うことが非常に
困難になる。
回路を接続する前の段階では、各バスラインX,Y,Z間が
ショートリング線１によって短絡された状態にあるた
め、この間に断線その他の欠陥検査を行うことが非常に
困難になる。
また、この表示電極基板14を駆動回路に接続する際
に、ショートリング線１を切断して各ソースバスライン
Ｘ、ゲートバスラインＹ、蓄積容量用バスラインＺ相互
間を分離しなければならないので、その作業に手間がか
かるばかりでなく、その切断時や切断してから駆動回路
を接続する際に発生する静電気によって、バスラインX,
Y,Z間で静電気破壊が発生したり、TFT2に特性変化が発
生したりして、表示画面における線状欠陥や絵素欠陥の
原因を作るなどの問題点があった。
に、ショートリング線１を切断して各ソースバスライン
Ｘ、ゲートバスラインＹ、蓄積容量用バスラインＺ相互
間を分離しなければならないので、その作業に手間がか
かるばかりでなく、その切断時や切断してから駆動回路
を接続する際に発生する静電気によって、バスラインX,
Y,Z間で静電気破壊が発生したり、TFT2に特性変化が発
生したりして、表示画面における線状欠陥や絵素欠陥の
原因を作るなどの問題点があった。
なお、上述した問題点のうち、ショートリング線１の
切断時や、駆動回路の接続時に発生する静電気の影響
は、表示電極基板14の表面構造の一部を概略的に拡大し
て示す第７図のように、ソースバスラインＸ・ゲートバ
スラインＹ間に寄生する浮遊容量C1,C2,C3・ソースバス
ラインＸ・蓄積容量用バスラインＺ間に寄生する浮遊容
量C4によってある程度抑えられる。なぜなら、外部から
の静電気による電化量をＱ、各バスラインX,Y,Z相互間
に寄生する浮遊容量をＣとすると、このとき、バスライ
ンX,Y,Z相互間に印加される電圧Ｖは Ｖ＝Q/C …（１） と表されるので、浮遊容量Ｃがある程度大きければ静電
気による印加電圧Ｖは小さくなるからである。
切断時や、駆動回路の接続時に発生する静電気の影響
は、表示電極基板14の表面構造の一部を概略的に拡大し
て示す第７図のように、ソースバスラインＸ・ゲートバ
スラインＹ間に寄生する浮遊容量C1,C2,C3・ソースバス
ラインＸ・蓄積容量用バスラインＺ間に寄生する浮遊容
量C4によってある程度抑えられる。なぜなら、外部から
の静電気による電化量をＱ、各バスラインX,Y,Z相互間
に寄生する浮遊容量をＣとすると、このとき、バスライ
ンX,Y,Z相互間に印加される電圧Ｖは Ｖ＝Q/C …（１） と表されるので、浮遊容量Ｃがある程度大きければ静電
気による印加電圧Ｖは小さくなるからである。
しかし、第７図に示す浮遊容量C1つまり絶縁層（第６
図におけるゲート絶縁膜６およびエッチングストッパ
層）を介してソースバスラインＸとゲートバスラインＹ
とが交差する部分Ａの容量や、浮遊容量C4つまり絶縁層
を介してソースバスラインＸと蓄積容量用バスラインＺ
とが交差する部分Ｂの容量は、第８図に各バスラインX,
Y,Zの交差部を拡大して示すように、それぞれ均一の線
幅に形成された各バスラインX,Y,Zの各線幅の積WX・WY,
WX・WZで表される交差部面積に依存しており、したがっ
てこれらの浮遊容量C1,C4はさほど大きくならない。
図におけるゲート絶縁膜６およびエッチングストッパ
層）を介してソースバスラインＸとゲートバスラインＹ
とが交差する部分Ａの容量や、浮遊容量C4つまり絶縁層
を介してソースバスラインＸと蓄積容量用バスラインＺ
とが交差する部分Ｂの容量は、第８図に各バスラインX,
Y,Zの交差部を拡大して示すように、それぞれ均一の線
幅に形成された各バスラインX,Y,Zの各線幅の積WX・WY,
WX・WZで表される交差部面積に依存しており、したがっ
てこれらの浮遊容量C1,C4はさほど大きくならない。
特に高精細型や小型のアクティブマトリクス表示装置
に用いられる表示電極基板の場合には、バスラインX,Y,
Zの線幅が細くなるので、上記浮遊容量C1,C4は相対的に
小さくなり、静電気の影響を抑えることはできない。ま
た、第７図に示す浮遊容量C2,C3はTFT2内部において、
第６図におけるゲート絶縁膜６を介してゲート電極５と
ソース電極９とが重なり合う部分およびゲート電極５と
ドレイン電極10とが重なり合う部分の容量をそれぞれ示
しており、これらの浮遊容量C2,C3も静電気の影響を抑
えるに足らない小さい値である。
に用いられる表示電極基板の場合には、バスラインX,Y,
Zの線幅が細くなるので、上記浮遊容量C1,C4は相対的に
小さくなり、静電気の影響を抑えることはできない。ま
た、第７図に示す浮遊容量C2,C3はTFT2内部において、
第６図におけるゲート絶縁膜６を介してゲート電極５と
ソース電極９とが重なり合う部分およびゲート電極５と
ドレイン電極10とが重なり合う部分の容量をそれぞれ示
しており、これらの浮遊容量C2,C3も静電気の影響を抑
えるに足らない小さい値である。
したがって、本発明の目的は、ショートリング線を形
成することなく外部からの静電気の影響を抑えることが
でき、製造工程の途中でもスイッチング素子の特性検査
や断線欠陥検査などを容易に行うことのできる電極基板
を具備したアクティブマトリクス表示装置を提供するこ
とである。
成することなく外部からの静電気の影響を抑えることが
でき、製造工程の途中でもスイッチング素子の特性検査
や断線欠陥検査などを容易に行うことのできる電極基板
を具備したアクティブマトリクス表示装置を提供するこ
とである。
課題を解決するための手段 本発明は、絶縁基板上に、複数の行バスラインと複数
の列バスラインとが相互に絶縁層を介して交差して配列
されて形成されるとともに、前記行バスラインと前記列
バスラインとの各交差位置には、半導体スイッチング素
子が前記行バスラインと前記列バスラインとに接続され
て形成され、さらに予備配線が、絶縁層を介して、前記
行バスラインおよび前記列バスラインと交差して、絶縁
基板に周設されてなる表示電極基板を具備するアクティ
ブマトリクス表示装置において、 前記行バスラインと前記行バスラインとの交差部の浮遊
容量よりも、前記予備配線と前記行または列バスライン
の交差部の浮遊容量を大きくするための、前記予備配線
と前記行または列バスラインとの交差位置における前記
予備配線と前記行または列バスラインの線幅が非交差部
の線幅よりも広く形成される静電気破壊防止構造を備え
ることを特徴とする。
の列バスラインとが相互に絶縁層を介して交差して配列
されて形成されるとともに、前記行バスラインと前記列
バスラインとの各交差位置には、半導体スイッチング素
子が前記行バスラインと前記列バスラインとに接続され
て形成され、さらに予備配線が、絶縁層を介して、前記
行バスラインおよび前記列バスラインと交差して、絶縁
基板に周設されてなる表示電極基板を具備するアクティ
ブマトリクス表示装置において、 前記行バスラインと前記行バスラインとの交差部の浮遊
容量よりも、前記予備配線と前記行または列バスライン
の交差部の浮遊容量を大きくするための、前記予備配線
と前記行または列バスラインとの交差位置における前記
予備配線と前記行または列バスラインの線幅が非交差部
の線幅よりも広く形成される静電気破壊防止構造を備え
ることを特徴とする。
作 用 本発明に従えば、予備配線と各バスラインとの交差部
に大きな浮遊容量が生じるので、この浮遊容量によって
外部から表示電極基板に加えられる静電気の影響が小さ
く抑えられる。また静電気対策用のショートリング線を
形成する必要がないので、そのショートリング線を切断
する作業が不要であり、また各バスライン間は常に分離
されているので、電極基板の製造工程途中において、断
線欠陥やスイッチング素子の特性検査なども容易に行う
ことができる。
に大きな浮遊容量が生じるので、この浮遊容量によって
外部から表示電極基板に加えられる静電気の影響が小さ
く抑えられる。また静電気対策用のショートリング線を
形成する必要がないので、そのショートリング線を切断
する作業が不要であり、また各バスライン間は常に分離
されているので、電極基板の製造工程途中において、断
線欠陥やスイッチング素子の特性検査なども容易に行う
ことができる。
特に本発明に従えば、複数の行バスラインと複数の列
バスラインと予備配線とが絶縁基板上に上述のように形
成されており、予備配線および行バスラインの交差位
置、ならびに予備配線および列バスラインの交差位置で
は、予備配線と行バスラインと列バスラインとは、非交
差部の線幅よりも広く形成されており、これによってそ
れらの交差位置での浮遊容量は、行バスラインと列バス
ラインとの交差部の浮遊容量よりも大きく形成される。
したがって半導体スイッチング素子に対する静電容量の
影響を、上述のように小さく抑えることが確実になる。
バスラインと予備配線とが絶縁基板上に上述のように形
成されており、予備配線および行バスラインの交差位
置、ならびに予備配線および列バスラインの交差位置で
は、予備配線と行バスラインと列バスラインとは、非交
差部の線幅よりも広く形成されており、これによってそ
れらの交差位置での浮遊容量は、行バスラインと列バス
ラインとの交差部の浮遊容量よりも大きく形成される。
したがって半導体スイッチング素子に対する静電容量の
影響を、上述のように小さく抑えることが確実になる。
実施例 第３図は、本発明の一実施例のアクティブマトリクス
表示装置に具備された表示電極基板の表面構造を概略的
に示した平面図である。第３図において、ソースバスラ
インX1,X2,…,Xm−1,Xm（以下、任意のソースバスライ
ンは符号Ｘで表す）は信号線となるバスラインであり、
ゲートバスラインY1,Y2,Y3,…,Yr,…,Yn−1,Yn（以下、
任意のゲートバスラインは符号Ｙで表す）は走査線とな
るバスラインであって、これらは絶縁基板上において互
いに絶縁層を介して直角に立体交差するように配列して
形成されている。これとは別に蓄積容量用バスラインZ
1,Z2,…,Zn−1,Zn（以下、任意の蓄積容量用バスライン
は符号Ｚで表す）がゲートバスラインＹと平行に、かつ
ソースバスラインＸと絶縁層を介して直角に立体交差す
るように配列して形成されている。
表示装置に具備された表示電極基板の表面構造を概略的
に示した平面図である。第３図において、ソースバスラ
インX1,X2,…,Xm−1,Xm（以下、任意のソースバスライ
ンは符号Ｘで表す）は信号線となるバスラインであり、
ゲートバスラインY1,Y2,Y3,…,Yr,…,Yn−1,Yn（以下、
任意のゲートバスラインは符号Ｙで表す）は走査線とな
るバスラインであって、これらは絶縁基板上において互
いに絶縁層を介して直角に立体交差するように配列して
形成されている。これとは別に蓄積容量用バスラインZ
1,Z2,…,Zn−1,Zn（以下、任意の蓄積容量用バスライン
は符号Ｚで表す）がゲートバスラインＹと平行に、かつ
ソースバスラインＸと絶縁層を介して直角に立体交差す
るように配列して形成されている。
TFT22は表示電極基板の半導体スイッチング素子であ
って、このTFT22と蓄積容量23と図示しない絵素電極と
が、ソースバスラインＸとゲートバスラインＹとで囲ま
れる各枡目の部分ごとにそれぞれマトリクス状に配列し
て形成され、TFT22のソース電極はソースバスラインＸ
に、ゲート電極はゲートバスラインＹに、ドレイン電極
は蓄積容量23の一端と絵素電極とにそれぞ接続されてい
る。
って、このTFT22と蓄積容量23と図示しない絵素電極と
が、ソースバスラインＸとゲートバスラインＹとで囲ま
れる各枡目の部分ごとにそれぞれマトリクス状に配列し
て形成され、TFT22のソース電極はソースバスラインＸ
に、ゲート電極はゲートバスラインＹに、ドレイン電極
は蓄積容量23の一端と絵素電極とにそれぞ接続されてい
る。
また、上記ソースバスラインX,ゲートバスラインＹ、
蓄積容量用バスラインＺ、TFT22、蓄積容量23および絵
素電極の形成部外域には、予備配線21が各バスラインX,
Y,Zの端部と絶縁層を介して立体交差するように形成さ
れている。
蓄積容量用バスラインＺ、TFT22、蓄積容量23および絵
素電極の形成部外域には、予備配線21が各バスラインX,
Y,Zの端部と絶縁層を介して立体交差するように形成さ
れている。
第１図はソースバスラインＸと予備配線21が立体交差
する部分ａを拡大して示す平面図であり、第２図はゲー
トバスラインＹ、蓄積容量用バスラインＺと予備配線21
が立体交差する部分b,cを拡大して示す平面図である。
第１図において、予備配線21の各ソースバスラインＸと
の交差部ａについては、その線幅Waが長さLaにわたって
残余の配線部の線幅W1よりも十分広く形成されている一
方、ソースバスラインＸについてはその交差部ａでの線
幅が長さWaにわたって残余の配線部の線幅W2よりも十分
広い線幅Laとなるように形成されている。すなわち、予
備配線21とソースバスラインＸとの交差部ａでは電極面
積Wa・Laのコンデンサが形成され、その交差部ａの浮遊
容量は、ソースバスラインＸとゲートバスラインＹとの
交差部の浮遊容量よりも大きく、またソースバスライン
Ｘと蓄積容量用バスラインＺとの交差部の浮遊容量より
も大きい。
する部分ａを拡大して示す平面図であり、第２図はゲー
トバスラインＹ、蓄積容量用バスラインＺと予備配線21
が立体交差する部分b,cを拡大して示す平面図である。
第１図において、予備配線21の各ソースバスラインＸと
の交差部ａについては、その線幅Waが長さLaにわたって
残余の配線部の線幅W1よりも十分広く形成されている一
方、ソースバスラインＸについてはその交差部ａでの線
幅が長さWaにわたって残余の配線部の線幅W2よりも十分
広い線幅Laとなるように形成されている。すなわち、予
備配線21とソースバスラインＸとの交差部ａでは電極面
積Wa・Laのコンデンサが形成され、その交差部ａの浮遊
容量は、ソースバスラインＸとゲートバスラインＹとの
交差部の浮遊容量よりも大きく、またソースバスライン
Ｘと蓄積容量用バスラインＺとの交差部の浮遊容量より
も大きい。
また、第２図において、予備配線21の各ゲートバスラ
インＹ、蓄積容量用バスラインＺとの交差部b,cについ
ては、その線幅Wb,Wcが長さLb,Lcにわたって残余の配線
部の線幅W1よりも十分広く形成されている一方、ゲート
バスラインＹ、蓄積容量用バスラインＺについてはそれ
らの交差部b,cでの線幅が長さWb,Wcにわたって残余の配
線部の線幅W2よりも十分広いLb,Lcとなるように形成さ
れている。すなわち、予備配線21とゲートバスライン
Ｙ、蓄積容量用バスラインＺとの交差部b,cでは電極面
積Wb,LbまたはWc,Lcのコンデンサが形成され、これによ
って予備配線21とゲートバスラインＹとの交差部ｂの浮
遊容量、ならびに予備配線21と蓄積容量用バスラインＺ
との交差部ｃの浮遊容量は、ソースバスラインＸとゲー
トバスラインＹとの交差部の浮遊容量よりも大きく、ま
たソースバスラインＸと蓄積容量用バスラインＺとの交
差部の浮遊容量よりも大きい。
インＹ、蓄積容量用バスラインＺとの交差部b,cについ
ては、その線幅Wb,Wcが長さLb,Lcにわたって残余の配線
部の線幅W1よりも十分広く形成されている一方、ゲート
バスラインＹ、蓄積容量用バスラインＺについてはそれ
らの交差部b,cでの線幅が長さWb,Wcにわたって残余の配
線部の線幅W2よりも十分広いLb,Lcとなるように形成さ
れている。すなわち、予備配線21とゲートバスライン
Ｙ、蓄積容量用バスラインＺとの交差部b,cでは電極面
積Wb,LbまたはWc,Lcのコンデンサが形成され、これによ
って予備配線21とゲートバスラインＹとの交差部ｂの浮
遊容量、ならびに予備配線21と蓄積容量用バスラインＺ
との交差部ｃの浮遊容量は、ソースバスラインＸとゲー
トバスラインＹとの交差部の浮遊容量よりも大きく、ま
たソースバスラインＸと蓄積容量用バスラインＺとの交
差部の浮遊容量よりも大きい。
第４図は、上記表示電極基板が組み込まれたアクティ
ブマトリクス液晶表示装置の具体的構造の一部を拡大し
て示す断面図である。第４図において、絶縁基板24はガ
ラス板らなり、その絶縁基板24上にTFT22のゲート電極2
5として膜厚2500ÅのTa（タンタル）膜が形成され、さ
らにその上に膜厚3000ÅのTa2O5（酸化タンタル）膜26a
と膜厚3000ÅのSiNx（窒化シリコン）膜26bが、ゲート
絶縁膜26として形成されている。
ブマトリクス液晶表示装置の具体的構造の一部を拡大し
て示す断面図である。第４図において、絶縁基板24はガ
ラス板らなり、その絶縁基板24上にTFT22のゲート電極2
5として膜厚2500ÅのTa（タンタル）膜が形成され、さ
らにその上に膜厚3000ÅのTa2O5（酸化タンタル）膜26a
と膜厚3000ÅのSiNx（窒化シリコン）膜26bが、ゲート
絶縁膜26として形成されている。
またゲート絶縁膜26上には膜厚1000Åのａ−Si（ｉ）
（真性半導体非晶質シリコン）層27および膜厚500Åの
ａ−Si（n+）（ｎ形半導体非晶質シリコン）層28が形成
され、さらにその上にソース電極29およびドレイン電極
30となる膜厚2000ÅのTi（チタン）膜が選択的に形成さ
れ、これによってａ−Si・TFT22が構成されている。絵
素電極31は膜厚1000ÅのITO（インジウム錫酸化物）膜
からなり、その一部がドレイン電極30上に積層されてい
る。
（真性半導体非晶質シリコン）層27および膜厚500Åの
ａ−Si（n+）（ｎ形半導体非晶質シリコン）層28が形成
され、さらにその上にソース電極29およびドレイン電極
30となる膜厚2000ÅのTi（チタン）膜が選択的に形成さ
れ、これによってａ−Si・TFT22が構成されている。絵
素電極31は膜厚1000ÅのITO（インジウム錫酸化物）膜
からなり、その一部がドレイン電極30上に積層されてい
る。
走査線であるゲートバスラインＹおよび蓄積容量（第
４図では図示せず）はTa膜によって、また信号線である
ソースバスラインＸはTi膜によってそれぞれ形成されて
いる。さらにその上の全面には膜厚3000ÅのSiNx膜が保
護膜32として形成され、その上面全面に配向膜33aが形
成されている。
４図では図示せず）はTa膜によって、また信号線である
ソースバスラインＸはTi膜によってそれぞれ形成されて
いる。さらにその上の全面には膜厚3000ÅのSiNx膜が保
護膜32として形成され、その上面全面に配向膜33aが形
成されている。
このようにして構成された表示電極基板34と対向させ
て対向側基板35が配置され、この表示電極基板34と対向
側基板35との間に液晶層36が介在させてある。対向側基
板35においては、ガラス板からなる絶縁基板37の上記表
示基板34と対向する表面のうち、絵素電極31と対向する
部分にカラーフィルタ38が、また他の部分には光非透過
膜39が形成され、その上の全面に対向電極40がITO膜に
よって形成されており、さらにその配向膜33bが形成さ
れている。
て対向側基板35が配置され、この表示電極基板34と対向
側基板35との間に液晶層36が介在させてある。対向側基
板35においては、ガラス板からなる絶縁基板37の上記表
示基板34と対向する表面のうち、絵素電極31と対向する
部分にカラーフィルタ38が、また他の部分には光非透過
膜39が形成され、その上の全面に対向電極40がITO膜に
よって形成されており、さらにその配向膜33bが形成さ
れている。
また、表示電極基板34に形成される予備配線21の上に
は絶縁膜40（Ta2O5膜とSiNx膜とからなる）を介してソ
ースバスラインＸが立体交差させてあり、ゲートバスラ
インＹ、蓄積容量用バスラインＺ（第４図では図示せ
ず）の上に絶縁膜（第４図では図示せず）を介して予備
配線21が立体交差させてある。その予備配線21の各バス
ラインX,Y,Zと交差しない部分およびソースバスライン
Ｘとの交差部ａはTa膜によって形成され、ゲートバスラ
インＹおよび蓄積容量用バスラインＺとの交差部b,cはT
i膜によって形成されている。ソースバスラインＸはTi
膜で、ゲートバスラインＹおよび蓄積容量用バスライン
ＺはTa膜でそれぞれ形成されている。
は絶縁膜40（Ta2O5膜とSiNx膜とからなる）を介してソ
ースバスラインＸが立体交差させてあり、ゲートバスラ
インＹ、蓄積容量用バスラインＺ（第４図では図示せ
ず）の上に絶縁膜（第４図では図示せず）を介して予備
配線21が立体交差させてある。その予備配線21の各バス
ラインX,Y,Zと交差しない部分およびソースバスライン
Ｘとの交差部ａはTa膜によって形成され、ゲートバスラ
インＹおよび蓄積容量用バスラインＺとの交差部b,cはT
i膜によって形成されている。ソースバスラインＸはTi
膜で、ゲートバスラインＹおよび蓄積容量用バスライン
ＺはTa膜でそれぞれ形成されている。
上記表示電極基板が液晶と組み合わされてアクティブ
マトリクス液晶表示装置とされる前に、各バスラインX,
Y,Zの断線欠陥の有無が検査され、断線箇所が予備配線2
1によって修正される。
マトリクス液晶表示装置とされる前に、各バスラインX,
Y,Zの断線欠陥の有無が検査され、断線箇所が予備配線2
1によって修正される。
すなわち、第３図において、例えばゲートバスライン
Yrの途中に断線箇所Ｄが見つかれば、その左右両端での
予備配線21との交差部b1,b2が予備配線21に接続され、
第３図に矢印で示す端部側からゲート電圧が印加される
ものとすると、そのゲート電圧は予備配線21を経由して
断線箇所Ｄから先へも供給できるように修正される。
Yrの途中に断線箇所Ｄが見つかれば、その左右両端での
予備配線21との交差部b1,b2が予備配線21に接続され、
第３図に矢印で示す端部側からゲート電圧が印加される
ものとすると、そのゲート電圧は予備配線21を経由して
断線箇所Ｄから先へも供給できるように修正される。
また、各バスラインX,Y,Zの相互間は短絡されていな
いので、上述した断線欠陥の検査のほか、３端子測定に
よるTFT22の特性検査なども、表示電極基板に何ら手を
加えることなくそのままの状態で行えることになる。
いので、上述した断線欠陥の検査のほか、３端子測定に
よるTFT22の特性検査なども、表示電極基板に何ら手を
加えることなくそのままの状態で行えることになる。
さらに、アクティブマトリクス液晶表示装置として組
み立てられる前の段階において、上記表示電極基板に外
部から静電気が加わっても、上述した予備配線21と各バ
スラインX,Y,Zの交差部a,b,cに寄生する浮遊容量が大き
いので、この浮遊容量によって、静電気の表示電極基板
への影響が確実に抑えられる。
み立てられる前の段階において、上記表示電極基板に外
部から静電気が加わっても、上述した予備配線21と各バ
スラインX,Y,Zの交差部a,b,cに寄生する浮遊容量が大き
いので、この浮遊容量によって、静電気の表示電極基板
への影響が確実に抑えられる。
発明の効果 以上のように、本発明のアクティブマトリクス表示装
置によれば、予備配線と各バスラインとの交差部に生じ
る浮遊容量が大きく、したがって静電気対策用ショート
リング線を形成することなく上記浮遊容量の働きによっ
て外部からの静電気の影響を抑えることができ、またシ
ョートリング線を用いないことからその切断作業が不要
になるとともに、断線検査やスイッチング素子の特性検
査も容易に行うことができる。
置によれば、予備配線と各バスラインとの交差部に生じ
る浮遊容量が大きく、したがって静電気対策用ショート
リング線を形成することなく上記浮遊容量の働きによっ
て外部からの静電気の影響を抑えることができ、またシ
ョートリング線を用いないことからその切断作業が不要
になるとともに、断線検査やスイッチング素子の特性検
査も容易に行うことができる。
第１図および第２図はそれぞれ本発明の一実施例である
アクティブマトリクス表示装置に用いられる表示電極基
板の表面構造の要部を拡大して示す平面図、第３図はそ
の表示電極基板の表面構造の概略的な構成を示す平面
図、第４図はその表示電極基板を用いて組まれた液晶表
示装置の一部を拡大して示す断面図、第５図は従来のア
クティブマトリクス表示装置の表示電極基板の表面構造
の概略的な構成を示す平面図、第６図はその表示電極基
板を用いて組まれた液晶表示装置の一部を拡大して示す
断面図、第７図はその表示電極基板へ寄生する浮遊容量
を付加して示した表面構造の部分拡大平面図、第８図は
その表示電極基板のバスライン交差部を拡大して示した
平面図である。 21……予備配線、22……TFT、23……蓄積容量、X1〜Xm
……ソースバスライン、Y1〜Yn……ゲートバスライン、
Z1〜Zn……蓄積容量用バスライン、a,b,c……交差部
アクティブマトリクス表示装置に用いられる表示電極基
板の表面構造の要部を拡大して示す平面図、第３図はそ
の表示電極基板の表面構造の概略的な構成を示す平面
図、第４図はその表示電極基板を用いて組まれた液晶表
示装置の一部を拡大して示す断面図、第５図は従来のア
クティブマトリクス表示装置の表示電極基板の表面構造
の概略的な構成を示す平面図、第６図はその表示電極基
板を用いて組まれた液晶表示装置の一部を拡大して示す
断面図、第７図はその表示電極基板へ寄生する浮遊容量
を付加して示した表面構造の部分拡大平面図、第８図は
その表示電極基板のバスライン交差部を拡大して示した
平面図である。 21……予備配線、22……TFT、23……蓄積容量、X1〜Xm
……ソースバスライン、Y1〜Yn……ゲートバスライン、
Z1〜Zn……蓄積容量用バスライン、a,b,c……交差部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金森 謙 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 加藤 博章 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 乾 基一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭62−65018（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁基板上に、 複数の行バスラインと複数の列バスラインとが相互に絶
縁層を介して交差して配列されて形成されるとともに、 前記行バスラインと前記列バスラインとの各交差位置に
は、半導体スイッチング素子が前記行バスラインと前記
列バスラインとに接続されて形成され、 さらに予備配線が、絶縁層を介して、前記行バスライン
および前記列バスラインと交差して、絶縁基板に周設さ
れてなる表示電極基板を具備するアクティブマトリクス
表示装置において、 前記行バスラインと前記列バスラインとの交差部の浮遊
容量よりも、前記予備配線と前記行または列バスライン
の交差部の浮遊容量を大きくするための、前記予備配線
と前記行または列バスラインとの交差位置における前記
予備配線と前記行または列バスラインの線幅が非交差部
の線幅よりも広く形成される静電気破壊防止構造を備え
ることを特徴とするアクティブマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4440889A JP2603716B2 (ja) | 1989-02-22 | 1989-02-22 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4440889A JP2603716B2 (ja) | 1989-02-22 | 1989-02-22 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02221936A JPH02221936A (ja) | 1990-09-04 |
| JP2603716B2 true JP2603716B2 (ja) | 1997-04-23 |
Family
ID=12690686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4440889A Expired - Lifetime JP2603716B2 (ja) | 1989-02-22 | 1989-02-22 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603716B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650780B2 (ja) * | 1990-11-30 | 1997-09-03 | シャープ株式会社 | アクティブマトリクス基板 |
| US5287206A (en) * | 1990-11-30 | 1994-02-15 | Sharp Kabushiki Kaisha | Active matrix display device |
| US5412495A (en) * | 1993-07-22 | 1995-05-02 | Samsung Display Devices Co., Ltd. | Liquid crystal display system having an anti-static electricity structure |
| CN100589155C (zh) | 2005-08-12 | 2010-02-10 | 夏普株式会社 | 显示装置、液晶显示装置和显示装置的制造方法 |
| KR100805599B1 (ko) * | 2007-03-16 | 2008-02-20 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| JP5954529B2 (ja) * | 2012-03-27 | 2016-07-20 | 株式会社村田製作所 | 倍電圧整流回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265018A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | アクテイブマトリツクス型駆動装置 |
| JPS62104231U (ja) * | 1985-12-20 | 1987-07-03 |
-
1989
- 1989-02-22 JP JP4440889A patent/JP2603716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02221936A (ja) | 1990-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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