JP2600890B2 - Pulse edge extension circuit - Google Patents
Pulse edge extension circuitInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VTRの輝度信号処理において用いられ、記
録時のプリエンファシスによってクリップした映像信号
の尖頭部の波形鈍りを改善するパルスエッジ伸張回路に
関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse edge expansion circuit used in luminance signal processing of a VTR and improving waveform blunting of a peak of a video signal clipped by pre-emphasis during recording. Things.
従来の技術 従来、この種のパルスエッジ伸張回路は、第３図に示
すような構成であった。第３図において、１は信号入力
端子、２は増幅回路、３−ｂは伸張回路、４は信号出力
端子、５は電源である。2. Description of the Related Art Conventionally, this kind of pulse edge expansion circuit has a configuration as shown in FIG. In FIG. 3, 1 is a signal input terminal, 2 is an amplifier circuit, 3-b is an expansion circuit, 4 is a signal output terminal, and 5 is a power supply.
信号入力端子１から入力される入力信号は、増幅回路
２のトランジスタQ1のベースに印加される。トランジス
タQ1のエミッタ電流は、増幅回路２を構成する負荷Z2と
伸張回路３−ｂ全体の負荷Z3-bによって決まる。増幅回
路２の出力信号はトランジスタQ1のコレクタから得ら
れ、トランジスタQ1のコレクタ電流と負荷Z1によって決
まり、信号出力端子４から出力される。トランジスタQ1
のコレクタ電流は、トランジスタQ1のエミッタ電流に比
例しているため、伸張回路３−ｂによるエミッタ電流の
変化が出力信号に現れることになる。伸張回路３−ｂは
コンデンサC1と抵抗R2によって構成されるハイパスフィ
ルタと負荷Z3によって構成され、負荷Z3はショットキー
ダイオード特性を示す。第４図は負荷Z3のショットキー
ダイオード特性を実現するための回路図である。10は信
号入力端子、11は電源である。信号入力端子10から入力
される信号がトランジスタQ14のベース電位に比べて低
い場合、入力信号はトランジスタQ11によりクリップさ
れることになり、一方、入力信号がトランジスタQ13の
ベース電位に比べて高い場合は、入力信号はトランジス
タQ12によりクリップされることになる。上記のショッ
トキー特性とコンデンサC1と抵抗R2によるハイパスフィ
ルタ特性によって伸張回路３−ｂの負荷は、大振幅の高
周波成分に対して小さくなる。したがって、入力信号の
エッジ部分に対しては、伸張回路３−ｂの負荷は下が
り、増幅回路２のトランジスタQ1のエミッタ電流が減少
するため、出力信号は伸張される。Input signal inputted from the signal input terminal 1 is applied to the base of the transistor to Q 1 amplifier circuit 2. Transistor emitter current of Q 1 is determined and the load Z 2 constituting the amplifier circuit 2 by a load Z 3-b of the expansion circuit 3-b whole. The output signal of the amplifier circuit 2 is obtained from the collector of the transistor Q 1, determined by the collector current and the load Z 1 of the transistor Q 1, is output from the signal output terminal 4. Transistor Q 1
The collector current of, because it is proportional to the emitter current of the transistor Q 1, so that the change in the emitter current due to expansion circuit 3-b appears in the output signal. Expansion circuit 3-b is constituted by the load Z 3 and the high-pass filter constituted by the capacitor C 1 and a resistor R 2, the load Z 3 denotes a Schottky diode characteristics. FIG. 4 is a circuit diagram for realizing a Schottky diode characteristics of the load Z 3. 10 is a signal input terminal, and 11 is a power supply. If the signal input from the signal input terminal 10 is lower than the base potential of the transistor Q 14, the input signal would be clipped by the transistor Q 11, whereas, the input signal is compared to the base potential of the transistor Q 13 If high, the input signal will be clipped by the transistor Q 12. Load decompression circuit 3-b by the high-pass filter characteristic by the Schottky characteristic and a capacitor C 1 and resistor R 2 is smaller relative to the large amplitude of the high frequency component. Thus, for an edge portion of the input signal, down the load of the decompression circuit 3-b, since the emitter current of the transistor to Q 1 amplifier 2 decreases, the output signal is decompressed.
発明が解決しようとする課題 このような従来の構成では、ショットキー特性を実現
するためのトランジスタおよび抵抗を追加するので、素
子数の増加、消費電流の増加という問題があった。ま
た、伸張回路３−ｂの負荷Z3-bは、増幅回路２の負荷
Z1,Z2に対して決定する必要があり、伸張回路３−ｂの
ハイパスフィルタを構成するコンデンサC1の容量値は大
きい方に制限を受けることになり、IC化を考えた場合、
コンデンサC1のレイアウト上の面積が大きくなるという
問題もあった。Problems to be Solved by the Invention In such a conventional configuration, since a transistor and a resistor for realizing Schottky characteristics are added, there has been a problem that the number of elements increases and current consumption increases. The load Z 3-b of the expansion circuit 3-b is equal to the load of the amplification circuit 2.
It is necessary to determine Z 1 and Z 2 , and the capacitance value of the capacitor C 1 constituting the high-pass filter of the expansion circuit 3-b is limited to a larger value.
Area on the layout of the capacitor C 1 has a problem that increases.
本発明はこのような課題を解決するもので、コンデン
サを使用しないで直流的に伸張するパルスエッジ伸張回
路を提供することを目的とする。An object of the present invention is to solve such a problem, and an object of the present invention is to provide a pulse edge expansion circuit that performs DC expansion without using a capacitor.
課題を解決するための手段 本発明のパルスエッジ伸張回路は、FM復調された直後
の映像信号がベースに入力されエミッタと接地点との間
に第１の負荷（Z2）を接続しコレクタに第２の負荷
（Z1）を有した第１のNPNトランジスタ（Q1）によって
構成される増幅回路と、前記第１のNPNトランジスタの
エミッタに一端を接続した抵抗（R1）の他端にエミッタ
を接続しベースに基準電位（V1）が与えられる第２のNP
Nトランジスタ（Q2）とを備え、前記映像信号中のクリ
ップされた尖頭部の電位に比べて僅かに高くなるように
前記基準電位を設定し、前記第１のNPNトランジスタの
コレクタから出力信号を取り出す構成である。Means for Solving the Problems In a pulse edge stretching circuit of the present invention, a video signal immediately after FM demodulation is input to a base, a first load (Z 2 ) is connected between an emitter and a ground point, and a collector is connected to a collector. An amplifying circuit including a first NPN transistor (Q 1 ) having a second load (Z 1 ), and an amplifying circuit having one end connected to the emitter of the first NPN transistor (R 1 ). Second NP connected to emitter and given reference potential (V 1 ) to base
An N-transistor (Q 2 ), wherein the reference potential is set so as to be slightly higher than the potential of the clipped peak in the video signal, and an output signal from the collector of the first NPN transistor is provided. Is taken out.
作用 上記の構成により、増幅回路が映像信号の基準電位よ
り高くなる部分を増幅する際には、第２のNPNトランジ
スタQ2が遮断状態となり、第1,第２の負荷Z2,Z1のイン
ピーダンス比で決まる利得で増幅を行い、映像信号の基
準電位V1より低くなる部分を増幅する際には、第２のNP
NトランジスタQ2が導通状態となり、第１の負荷Z2と抵
抗R1との並列回路のインピーダンスと、第２の負荷Z1の
インピーダンスとの比で決まる利得で増幅を行う。従っ
て、映像信号の尖頭部を増幅する際の利得が、その他の
部分を増幅する際の利得より高められ、クリップされた
尖頭部が直流的に伸張される。The structure of the action described above, when the amplifier circuit amplifies the higher becomes part than the reference potential of the video signal, the second NPN transistor Q 2 is the cut-off state, first, the second load Z 2, Z 1 performs amplification with a gain determined by the impedance ratio, when amplifying a reference voltage V 1 from the lower portion of the video signal, the second NP
N transistor Q 2 becomes conductive, performs the impedance of the parallel circuit of the first load Z 2 and the resistor R 1, the amplification with a gain determined by the ratio between the second impedance of the load Z 1. Accordingly, the gain at the time of amplifying the cusp of the video signal is higher than the gain at the time of amplifying the other portions, and the clipped cusp is DC-expanded.
実施例 第１図は本発明の一実施例によるパルスエッジ伸張回
路の回路図であり、信号入力端子１にベースが接続され
るトランジスタQ1と、トランジスタQ1のコレクタと電源
５との間に接続される負荷Z1と、トランジスタQ1のエミ
ッタと接地端子との間に接続される負荷Z2とによって構
成される増幅回路２と、コレクタが電源５に接続され、
入力信号のDCレベルに依存した基準電圧V1がベースに印
加されているトランジスタQ2と、前記トランジスタQ2の
エミッタと前記増幅回路２のトランジスタQ1のエミッタ
間に接続される抵抗R1とによって構成される伸張回路３
−ａと、前記増幅回路２のトランジスタQ1のコレクタに
接続される信号出力端子４とにより構成された回路であ
る。Example Figure 1 is a circuit diagram of a pulse edge expansion circuit according to an embodiment of the present invention, the transistor Q 1 to the signal input terminal 1 base connected, between the collector and a power supply 5 of the transistor Q 1 a load Z 1 connected, the amplifier circuit 2 composed of a load Z 2 which is connected between the emitter and the ground terminal of the transistor Q 1, is connected the collector to the power supply 5,
A transistor Q 2 to which reference voltages V 1 that depends on the DC level of the input signal is applied to the base, and a resistor R 1 connected between the emitter of the transistor transistor to Q 1 emitter and the amplifier circuit 2 Q 2 ' Extension circuit 3 composed of
And -a, a circuit constituted by the transistors to Q 1 signal output terminal 4 connected to the collector of the amplifying circuit 2.
信号入力端子１から入力された入力信号は、増幅回路
２のトランジスタQ1のベースに印加される。トランジス
タQ1の動作状態は入力信号（映像信号）のDCレベルによ
って切り換わり、トランジスタQ2のベースに与えられる
基準電位V1に比べて入力信号のDCレベルが高い場合、ト
ランジスタQ2が遮断状態となり、増幅回路２のトランジ
スタQ1のエミッタ電流は負荷Z2によって決まり、トラン
ジスタQ1のコレクタ電流はエミッタ電流に比例するため
に、信号出力端子４に出力される信号は、入力信号が反
転されたもので、増幅回路２の利得G1はトランジスタQ1
の電流増幅率をhFE1とすると、 となる。負荷Z1,Z2は入力信号振幅に依存しないために
利得Ｇも一定である。Input signal inputted from the signal input terminal 1 is applied to the base of the transistor to Q 1 amplifier circuit 2. Changeover action state of the transistor Q 1 is off by the DC level of the input signal (video signal), if the DC level of the input signal than the reference potential V 1 applied to the base of the transistor Q 2 is high, the transistor Q 2 is interrupted state next, the emitter current of the transistor to Q 1 amplifier circuit 2 is determined by the load Z 2, the collector current of the transistor Q 1 is in proportional to the emitter current, the signal output to the signal output terminal 4, the input signal is inverted The gain G 1 of the amplifier circuit 2 is the transistor Q 1
Let h FE1 be the current amplification factor of Becomes Since the loads Z 1 and Z 2 do not depend on the amplitude of the input signal, the gain G is also constant.
次に、入力信号のDCレベルが基準電位V1に比べて低い
場合は、トランジスタQ2が導通し、エミッタから抵抗R1
に直流電圧を低インピーダンスで供給する。したがっ
て、増幅回路２の利得G2は となり、前記利得G1よりも絶対値は大きいため、出力信
号は伸張されることになる。Then, if the DC level of the input signal is lower than the reference potential V 1 was, transistor Q 2 conducts, the resistance from the emitter R 1
DC voltage with low impedance. Therefore, the gain G 2 of the amplifier circuit 2 is Next, the absolute value than the gain G 1 is large, the output signal will be decompressed.
以上の関係を第２図に示す。 The above relationship is shown in FIG.
第２図（ａ）は信号入力端子１から入力される信号波
形、第２図（ｂ）は信号出力端子４から出力される信号
波形である。2 (a) shows a signal waveform input from the signal input terminal 1, and FIG. 2 (b) shows a signal waveform output from the signal output terminal 4.
図示するように、入力端子１の入力信号は、ディエン
ファシス処理する以前のFM復調器の出力信号であり、エ
ッジ部に鋭いピークを持つ。この部分は、記録時のFM変
調を行う以前にピーク部がクリップされ、尖頭部が失わ
れている。増幅回路の利得は、入力信号のDCレベルに依
存して決定され、入力信号のDCレベルが基準電位V1より
低い時に利得を大きくして、伸張動作する。その基準電
位V1は、第２図（ａ）に示すように、入力信号のエッジ
部で生じるピーク波形の途中、即ち、尖頭部より僅かに
高い電位に設定する。入力信号の電位が基準電圧V1に比
べて低い場合に出力信号は伸張されるために、第２図
（ｂ）に示すようにエッジ部分のピークレベルは伸張さ
れることになる。As shown, the input signal at the input terminal 1 is the output signal of the FM demodulator before de-emphasis processing, and has a sharp peak at the edge. In this part, the peak part is clipped before the FM modulation at the time of recording is performed, and the peak is lost. Gain of the amplifier circuit is determined depending on the DC level of the input signal, by increasing the gain when the DC level of the input signal is lower than the reference potential V 1, extending operation. The reference potential V 1 was, as shown in FIG. 2 (a), the course of the peak waveform occurring at the edge portion of the input signal, i.e., set to a slightly higher potential than cusp. Output signal when the potential of the input signal is lower than the reference voltages V 1 in order to be stretched, the peak level of the edge portion as shown in FIG. 2 (b) will be stretched.
以上、エッジ部分の伸張の説明を行なったが、伸張動
作は直流的な動作である。また、伸張部分以外の増幅回
路２の利得G1は負荷Z1,Z2で決まるため、利得G1に対し
て適当な周波数特性を持たせることも可能である。した
がって、負荷Z1としてコンデンサと抵抗を組み合わせる
ことにより、ディエンファンスを行なうことも可能であ
る。The extension of the edge portion has been described above, but the extension operation is a DC operation. Further, the gain G 1 of the amplifier circuit 2 other than the extension portion is determined depending on a load Z 1, Z 2, it is possible to provide the appropriate frequency characteristics for the gain G 1. Thus, by combining a capacitor and a resistor as a load Z 1, it is also possible to perform the Dien Défense.
発明の効果 以上のように本発明によれば、増幅回路の利得が入力
信号のDCレベルに依存して決定され、DCレベルが基準電
位より低い時に利得が大きくなり、入力信号のエッジ部
で生じるピーク波形の尖頭部を伸張する。また、回路構
成するに当たって、コンデンサを使用せずに構成でき、
IC化する上でレイアウト面積の増加を少なくできるとい
う効果が得られる。As described above, according to the present invention, the gain of the amplifier circuit is determined depending on the DC level of the input signal, and the gain increases when the DC level is lower than the reference potential, which occurs at the edge of the input signal. Extend the peak of the peak waveform. Also, in configuring the circuit, it can be configured without using a capacitor,
The effect that the increase in the layout area can be reduced in the case of using an IC is obtained.
第１図は本発明のパルスエッジ伸張回路の実施例を示す
回路図、第２図は本発明のパルスエッジ伸張回路の信号
波形図、第３図は従来のパルスエッジ伸張回路の回路
図、第４図は従来のパルスエッジ伸張回路に用いられる
ショットキーダイオード特性を実現する回路の回路図で
ある。 １……信号入力端子、２……増幅回路、３−ａ……伸張
回路、４……信号出力端子、５……電源、Q1,Q2……ト
ランジスタ、R1……抵抗、Z1,Z2……負荷、V1……基準
電圧源。FIG. 1 is a circuit diagram showing an embodiment of a pulse edge expansion circuit of the present invention, FIG. 2 is a signal waveform diagram of the pulse edge expansion circuit of the present invention, FIG. 3 is a circuit diagram of a conventional pulse edge expansion circuit, FIG. FIG. 4 is a circuit diagram of a circuit for realizing Schottky diode characteristics used in a conventional pulse edge expansion circuit. 1 ...... signal input terminal, 2 ...... amplifying circuit, 3-a ...... decompression circuit, 4 ...... signal output terminal, 5 ...... power, Q 1, Q 2 ...... transistor, R 1 ...... resistor, Z 1 , Z 2 …… Load, V 1 …… Reference voltage source.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 義之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭54−159210（ＪＰ，Ａ) 実開 昭59−91032（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Yoshiyuki Yamamoto, Inventor 1006 Kazuma Kadoma, Kadoma City, Osaka Inside Matsushita Electric Industrial Co., Ltd. (56) References JP-A-54-159210 (JP, A) 91032 (JP, U)
Claims (1)
力されエミッタと接地点との間に第１の負荷を接続しコ
レクタに第２の負荷を有した第１のNPNトランジスタに
よって構成される増幅回路と、 前記第１のNPNトランジスタのエミッタに一端を接続し
た抵抗の他端にエミッタを接続しベースに基準電位が与
えられる第２のNPNトランジスタとを備え、 前記映像信号中のクリップされた尖頭部の電位に比べて
僅かに高くなるように前記基準電位を設定し、前記第１
のNPNトランジスタのコレクタから出力信号を取り出す
ことを特徴とするパルスエッジ伸張回路。An image signal immediately after FM demodulation is input to a base, a first load is connected between an emitter and a ground point, and a first NPN transistor having a second load at a collector is provided. And a second NPN transistor having an emitter connected to the other end of the resistor having one end connected to the emitter of the first NPN transistor and having a base supplied with a reference potential. The reference potential is set to be slightly higher than the potential of the
A pulse edge stretching circuit, wherein an output signal is taken out from a collector of the NPN transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062494A JP2600890B2 (en) | 1989-03-15 | 1989-03-15 | Pulse edge extension circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062494A JP2600890B2 (en) | 1989-03-15 | 1989-03-15 | Pulse edge extension circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02241287A JPH02241287A (en) | 1990-09-25 |
| JP2600890B2 true JP2600890B2 (en) | 1997-04-16 |
Family
ID=13201780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062494A Expired - Lifetime JP2600890B2 (en) | 1989-03-15 | 1989-03-15 | Pulse edge extension circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600890B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159210A (en) * | 1978-06-06 | 1979-12-15 | Matsushita Electric Ind Co Ltd | Emphasis circuit of fm modulator and demodulator |
| JPS5991032U (en) * | 1982-12-11 | 1984-06-20 | ソニー株式会社 | emphasis circuit |
-
1989
- 1989-03-15 JP JP1062494A patent/JP2600890B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02241287A (en) | 1990-09-25 |
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