JP2594562B2 - プログラマブル・コントローラ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・コントローラ、特に、ビッ
ト演算命令と、より複雑な処理に対応するマクロ命令と
からなるプログラムを実行するプログラマブル・コント
ローラに関する。

〔従来の技術〕

シーケンス制御を行なうプログラマブル・コントロー
ラを動作させるプログラムは、リレー動作に対応するビ
ット演算命令、より複雑な演算や制御を行わせるための
マクロ命令、あるいは、より高級なプログラム言語、例
えばPASCAL等の命令によって記述される。

ところで、プログラマブル・コントローラにおいて
は、上記のビット演算命令とマクロ命令とから構成され
るラダー言語（以下でラダー文とも称す）によるプログ
ラムがよく用いられる。ラダー言語によるプログラムに
対しては、これをリレーのシーケンス・ダイヤグラムに
対応するラダー・ダイヤフラムとして表示させるコンバ
ータが開発されており、プログラム作成やデバッキング
も容易であり、またシーケンス制御動作に直接対応する
手順でプログラムが作成されるため、プログラマブル・
コントローラにおいても処理が高速に、効率良く行なわ
れ得るという利点を有している。

上記のラダー言語を構成する命令のうち、ビット演算
命令は、ビット論理演算のみを行なうビット演算プロセ
ッサを用いることにより高速、且つ、効率良く処理され
る。他方、マクロ命令は、ビット演算プロセッサにては
処理し得ず、複数ビットのマイクロプロセッサにより処
理され得るものである。

以上のような状況にあって、従来、ビット演算命令と
マクロ命令とからシーケンス制御動作の手順で書かれた
ラダー言語によるプログラムを高速、且つ、効率良く処
理することのできるプログラマブル・コントローラが要
望されていた。

〔発明が解決しようとする問題点〕

前述のように、ビット演算命令とマクロ命令とからシ
ーケンス制御動作の手順で書かれたラダー言語によるプ
ログラムを、高速、且つ、効率良く処理するプログラマ
ブル・コントローラが存在しないという問題があった。

本発明は上記の問題点に鑑みなされたもので、ビット
演算命令とマクロ命令とからシーケンス制御動作の手順
で書かれたラダー言語によるプログラムを高速、且つ、
効率良く処理するプログラマブル・コントローラを提供
することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の基本的構成図である。本図におい
て、１はマイクロプロセッサ、２はメモリ、３は命令識
別部、４は割込み制御部、５はマクロ命令転送部、そし
て６はビット演算処理部である。

メモリ２はビット演算命令と、該ビット演算命令より
複雑な処理に対応するマクロ命令とからなるプログラム
を格納する。

命令識別部３は前記メモリ２から前記プログラムの命
令を読出して、該命令がビット演算命令であるか、マク
ロ命令であるかを識別する。

割込み制御部４は前記命令がマクロ命令であるとき、
前記マイクロプロセッサ１に対して割込み要求を送る。

マクロ命令転送部５は前記命令がマクロ命令であると
き、該マクロ命令を前記マイクロプロセッサ１へ転送す
る。

マイクロプロセッサ１は割込み要求を受けると、マク
ロ命令を読込んで、これを実行する。

ビット演算処理部６は前記命令がビット演算命令であ
るとき、該命令を読込んで、これを実行する。

〔作 用〕

本発明のプログラマブル・コントローラにおいては、
ビット演算命令とマクロ命令とから構成されるラダー言
語によるプログラムの命令をメモリ２から命令識別部３
へ読出し、ここにおいてビット演算命令かマクロ命令か
を識別し、マクロ命令であるときは、マイクロプロセッ
サ１に割込み要求を送り、そして該マクロ命令をマイク
ロプロセッサ１に転送し、前記の読出した命令がビット
演算命令であるときはビット演算処理部６へ送り、ビッ
ト演算命令は該ビット演算処理部６において実行され
る。

こうして、ラダー言語によるプログラムを構成するビ
ット演算命令と、マクロ命令とが、それぞれ、最も効率
良く、且つ、高速に処理されるに適したビット演算処理
部６とマイクロプロセッサ１とにおいて処理される。

〔実施例〕

第２図は本発明のプログラマブル・コントローラの実
施例の構成図である。本図において、１はCPU、20はマ
ルチ・ポート・メモリ、21はDRAM制御部、22aは高速ス
タティックRAM（SRAM）、22bはスタティックRAMのイン
ターフェイス、30はラダー・プログラム処理部、51,52
はバスである。

CPU1は汎用のマイクロプロセッサからなり、通常は、
後述するDRAM20aから、例えばPASCAL等の高級言語で書
かれたプログラムの命令を読出して、これを実行する。

マルチ・ポート・メモリ20は、本発明により、プログ
ラムを格納する２ポートのDRAM20aとシリアル・アクセ
ス・メモリ20bとからなるものである。ここで、シリア
ル・アクセス・メモリ20bは、DRAM20a内の任意の１行を
単位としてDRAM20aとの間で相互にデータの転送を行な
い得るもので、転送時以外はDRAM20aと独立に動作する
ことができるものである。第２図に示すようなマルチ・
ポート・メモリ20は１チップLSIとして市販されてお
り、例えば、富士通製MB81461等がある。この例ではシ
リアル・アクセス・メモリ（以下ではSAMと略す）20bは
256ビットの４つのシフトレジスタからなり、一回に256
×４ビットのブロック単位でDRAM20aからのデータ転送
が行なわれる。

DRAM制御部21は、ダイナミックRAMコントローラ24、
アービタ25、ダイナミックRAMリフレッシュ・タイマ2
6、比較器27、スタート・アドレス・レジスタ28、プロ
グラム・カウンタ29を含む部分であって、DRAM20aからC
PU1へのプログラムの読出し、およびDRAM20aからSAM20b
へのデータの転送を制御する。

スタート・アドレス・レジスタ28には、プログラマブ
ル・コントローラの動作開始時にCPU1よりバス51を介し
て、主にビット演算命令からなるラダー文で書かれたプ
ログラムの先頭アドレスが設定される。このスタート・
アドレスはプログラム・カウンタ29にプリセットされ、
プログラム・カウンタ29は、これをダイナミックRAMコ
ントローラ（以下ではDRAMCと略す）24へ送ると共に、
所定時間毎に該アドレスをインクリメントする。比較器
27は前記プログラム・カウンタ29の出力アドレスが256
ビットの倍数になる毎にれを検出して、アービタ25に対
してDRAM20aの１行（256ビット）分のデータをSAM20bへ
転送させるための要求を送る。

ダイナミックRAMリフレッシュ・タイマ26は通常のDRA
Mのリフレッシュ動作を行なわせるものである。

アービタ25は前記比較器27、ダイナミックRAMリフレ
ッシュ・タイマ26、よびCPU1からのDRAM20aへのアクセ
ス要求を調停して、３者のうちで使用権を獲得したもの
の要求をDRAMC24へ伝達する。

DRAMC24は、アービタ25の出力に基いて、DRAM20aから
CPU1へのプログラム読出し、DRAM20aからSAM20bへのプ
ログラム転送、あるいはDRAM20aのリフレッシュ動作の
いずれかを行なわせるように制御する。

SAM20bを構成する４つのシフトレジスタ20bからは、
前記のプログラム・カウンタ29におけるカウント動作と
同期する読出しクロック信号に同期して前述のラダー文
による命令が読出され、ラダー・プログラム処理部30へ
入力される。

ラダー・プログラム処理部30は、ビット演算プロセッ
サ31、フェッチ・ユニット32、およびマクロ・コマンド
・レジスタ33からなる。

前記SAM20bより読出されたラダー文による命令は、ま
ずフェッチ・ユニット32に入力される。一般にラダー文
は、主にビット演算命令からなるが、それに加えて、複
雑な処理や、制御を行わせるためのマクロ命令をも含ん
でいる。このマクロ命令はビット演算プロセッサ（以下
ではBPUと略す）31では処理できないので、フェッチ・
ユニット32においてビット演算命令とマクロ命令とを判
別し、ビット演算命令はBPU31へ入力し、他方、マクロ
命令は一旦マクロ・コマンド・レジスタ33に保持すると
共に、CPU1に対して割込み要求を送る。CPU1は、この割
込み要求を受けると、CPU1が独立に行なっていた高級言
語によるプログラムの実行を中断して、マクロ・コマン
ド・レジスタ33に保持されたマクロ命令を読込んで、こ
れを実行する。

BPU31は、フェッチ・ユニット32から送られたビット
演算命令を読込むと、必要なデータは、SRAMインターフ
ェイス22bを介して高速SRAM22aから読込んで、演算を実
行し、結果を再び該高速SRAM22aへ書込む。

第３図は前記DRAM20a内に格納されるプログラムの構
成例の概略を示すものである。本図において、Ａで示さ
れる部分がラダー文によるプログラムであって、ビット
演算命令の連続とマクロ命令とからなり、前述のSAM20b
を経て、フェッチ・ユニット32に読込まれる部分であ
る。Ｂで示される部分には、後述するように、汎用マイ
クロプロセッサからなるCPU1が割込みを受付けてマクロ
命令を実行する際に用いるマクロ命令のサブルーチン群
が格納されている。Ｃで示される部分が、CPU1が通常読
込んで実行するプログラムが格納されている部分であっ
て、例えばPASCAL等の高級言語で記述されたプログラム
が存在する。

第4A図および第4B図は、それぞれ、第３図のＡの部分
に記述される、ビット演算命令およびマクロ命令のフォ
ーマットを示す図である。どちらのフォーマットも、上
段16ビット、下段16ビットの計32ビットの幅を有してい
る。両フォーマットの上段の左端のビット（先頭ビッ
ト）には、命令がビット演算命令のときは“0"、マクロ
命令のときには“1"の値を記す。前述の、第２図のフェ
ッチ・ユニット32においては、シリアル・アクセス・メ
モリ（SAM）20bから32ビットからなる命令を読込むと、
上記の先頭ビットの内容によって、該命令がビット演算
命令であるか、あるいはマクロ命令であるかを識別し、
該命令の残り31ビットの役割を、それぞれ第4A図および
第4B図に示されているように定める。このことは、上記
先頭ビットを制御入力とするデマルチプレクサとしての
構成により実現される。つまり、該先頭ビットの値に応
じて、残り31ビットを、ビット演算命令の場合、あるい
はマクロ命令の場合に接続されるべきラインに接続す
る。

第4A図のビット演算命令のフォーマットにおいて、上
段のLFUNC,NEGO,NEGI,ASEL,SSEL,SFUNC,RAMOおよびRAMI
は、第２図のビット演算プロセッサ31における演算実行
を制御するものであって、これらの働きについては後述
する。第4A図の下段の16ビットおよび上段右端の１ビッ
トからなる計17ビットのビット・アドレスは、前述のビ
ット演算プロセッサ（BPU）31において用いられるデー
タの、高速SRAM22aにおけるアドレスを示すものであ
り、第２図のSRAMインターフェイス22bに入力される。

第4B図のマクロ命令のフォーマットにおいて、IRQ
は、CPU1に対してマクロ命令実行のための割込み要求信
号を送るためのものであり、この信号はIRQが“1"であ
ることによって送られる。STPは、これが“1"のとき、
第２図のビット演算プロセッサ31を停止させるものであ
る。なお、ビット演算プロセッサ31のスタートはCPU1の
起動による。JMP、COMおよびNEGOの役割については後述
する。第4B図の下段の16ビットからなる“マクロNo."
は、そのマクロ命令の種類を示すもので、第4B図のフォ
ーマットのSETのビットが“1"のとき、該マクロNo.は第
２図のマクロ・コマンド・レジスタ33にセットされる。
そして、前記の割込み要求を受付けたCPU1は、このマク
ロNo.を読込んで、前述の第３図のＢの領域に格納され
たサブルーチン群の中の、該マクロNo.に対応するサブ
ルーチンを用いて、該マクロ命令を実行する。

第５図は第２図のビット演算プロセッサ31の構成図で
ある。本図において、34,44はEOR回路、35はビット論理
演算ユニット（以下ではBLUと略す）、36,38はセレク
タ、37はビット・アキュームレータ（以下ではBACCと略
す）、39はスタック、40,43,45,47はAND回路、41,46は
Ｄフリップ・フロップ回路、42はインバータである。第
５図の構成に対する外部からの入力として示されている
もののうち、BINは、第２図の高速SRAM22aから、前述
（第4A図）のビット演算命令フォーマット中のビット・
アドレスによって指定されたビットの内容が読出された
ものである。その他のRAMI,NEGI,LFUNC,ASEL,NEGO,SSE
L,SFUNC,COM,JOMPは、前述（第4A図および第4B図）のビ
ット演算命令、あるいはマクロ命令に示されたビットの
内容が入力されるものである。また、BOUTはビット演算
プロセッサ（BPU）31の出力である。

第５図においてAND回路47に入力されるRAMIは第4A図
に示されるRAMOと共に高速SRAM22aに対するアクセスを
規定するもので、（RAMO,RAMI）が（0,0）のときは、NO
OPERATION、（0,1）のときはSRAMからの読出し、（1,
1）のときはSRAMへの書込みを規定する。（RAMO,RAMI）
＝（0,1）のときはAND回路47が開となって、入力データ
BINが入力される。次のEOR回路34におけるNEGIは、ラダ
ー言語における“RD"命令（入力データをそのままBACC3
7にセットする）と“RD.NOT"命令（入力データを反転し
てBACC37にセットする）とに対応し、“RD"命令に対し
てはNEGI＝“0"であってEOR回路34の出力はBINに等しく
“RD.NOT"命令に対してはNEGI＝“1"となって、EOR回路
34の出力はBINを反転したものとなる。

ビット論理演算ユニット（BLU）31は第4A図のフォー
マット中のLFUNCのコードによって制御され、第６図に
例示するような機能を実現するように構成された論理回
路である。BLU35は３つの入力端を有し、それぞれにNEG
IBIN（EOR回路34の出力）、ACC（BACC37の出力）、そ
してTOS（Top of Stack、スタック39の先頭ビットから
の出力）が印加される。

セレクタ36はEOR回路34からの出力、あるいはBLU35の
出力のいずれかを選択するもので、第4A図のフォーマッ
トのASELのビットの内容によって制御される。

ビット・アキュームレータ（BACC）37は、セレクタ36
の出力を一旦保持するもので、入力側に印加された内容
はクロックに同期してセットされる。

セレクタ38はBLU35の出力、あるいはBACC37の出力の
いずれかを選択するもので、第4A図のフォーマットのSS
ELのビットの内容によって制御される。

スタックは、言わゆるLIFO（Last In First Out）メ
モリであって、第4A図のフォーマット中のSFUNCのコー
ドによって、PUSH（入力データがTOSに書込まれ、それ
以前のスタックのデータは１ビット右へシフトされ
る）、POP（スタックのビットのデータは１ビット左へ
シフトされる）、ACC（TOSのビットのみが入力データに
置換えられる）、あるいはHOLD（スタックの内容は変化
しない）等の動作を行なうように制御される。TOSの出
力は、第７図にも示されているように、BLU35に入力さ
れる。

また、ラダー文によるプログラムにおいて、マクロ命
令を実行するための条件（制御条件）が、ビット演算命
令によって記述されているような場合には、これらの条
件は、このスタック39の各ビットに順に書込まれた後、
BACC37の内容ACCと共に第２図のデータバスを介してパ
ラレルにCPU1へ転送される。CPU1は、該制御条件を満す
かどうか判断した後、マクロ命令を実行する。第７図
は、上記のような制御条件付のマクロ命令を示すラダー
・ダイヤフラムの一例を示すものであり、第８図は第７
図のラダー・ダイヤフラムに対応するラダー言語による
プログラムを示し、第９図は第８図の各ステップにおけ
るBACC37および、スタック39における関係するビットの
内容を示すものである。

ビット演算命令による演算の出力は、BACC37からAND
回路43を介してEOR回路44の出力BOUTとして得られる、A
ND回路43の一方の入力、すなわち、インバータ42の出力
は、後述するように、通常のビット演算時は単に“1"で
あってBACC37の出力はスルーとなる。EOR回路44は、ラ
ダー言語のビット演算命令のうち、“WTR"命令（BACC37
の出力をそのまま高速SRAM22aに書込む）、および“WR
T.NOT"命令（BACC37の出力を反転して高速SRAM22aに書
込む）に対応して設けられたものであり、第4A図のビッ
ト演算命令のフォーマット中のNEGOのビットが“0"のと
きは、“WRT"命令に、“1"のときは“WRT.NOT"命令に対
応する。

第５図の２つのＤフリップフロップ回路41および46は
第4B図のマクロ命令の実行の際にのみ動作するものであ
る。

第５図のＤフリップフロップ回路41のエッジ・トリガ
入力端には第4B図のマクロ命令のフォーマット中のCOM
のビットの内容が印加されており、このビットが“0"か
ら“1"となるとき、同じく第4B図のフォーマットのNEGO
のビットが“0"ならば、コモンライン制御命令が実行さ
れ、以下に説明するコモンライン制御終了命令までBOUT
を“0"とする。実際、第５図においてNEGO＝“0"のとき
は、AND回路43の一方の入力であるインバータ42の出力
は常にBACC37の出力を反転したものとなってAND回路43
の出力は常に“0"となり、NEGO＝“0"によりEOR回路44
の出力も常に“0"となる。次に、コモンライン制御終了
命令は、第4B図のフォーマットのNEGOが“1"のとき、CO
MPの立上りに同期して実行される。このとき、第５図の
AND回路40の出力は常に“0"となることにより、Ｄフリ
ップフロップ回路41およびインバータ42を介してAND回
路43の一方の入力は常に“1"となって、AND回路43の出
力は常にBACC37の出力に等しく、また、NEGO＝“0"によ
り、EOR回路44の出力BOUTは常にBACC37の出力を反転し
たものとなる。

第５図のＤフリップフロップ回路46は、ジャンプ命令
の実行に関わるジャンプ・コントロール・レジスタであ
って、そのＱ出力は、第２図のフェッチ・ユニット32に
伝達され、該Ｑ出力が“1"である間、フェッチ・ユニッ
ト32においては、前述のシリアル・アクセス・メモリ20
bから読込んだ命令を無視する。すなわち、NO OPERATIO
Nと解釈する。

第５図のＤフリップフロップ回路46のエッジ・トリガ
入力端には第4B図のマクロ命令のフォーマットのJMPの
ビットの内容が印加されており、同じく第4B図のフォー
マットのNEGOのビットが“0"のとき、BACC37の出力が
“1"であればＤフリップフロップ回路46のＤ出力は“1"
となって、上述のジャンプ命令が実行される。BACC37の
出力が“0"のときは、NEGO＝“0"でJMPが“0"→“1"と
なってもＤフリップ・フロップ回路46のＱ出力は“1"と
はならず、ジャンプ命令は実行されない。そして、第4B
図のマクロ命令のフォーマットのNEGOのビットが“1"の
とき、JMPのビットが“0"→“1"となると、Ｄフリップ
フロップ回路46のＱ出力は“1"→“0"となってジャンプ
終了命令が実行される。

以上、説明したように、上記の実施例においては、第
２図のフェッチ・ユニット32において、メモリ（SAM）2
0bから読出した命令がビット演算命令であるか、あるい
は、マクロ命令であるかを識別し、ビット演算命令であ
るならば、これをビット演算プロセッサ31にて実行さ
せ、また、マクロ命令であるならば、CPU1に対して割込
み要求を送ると共に、該マクロ命令の種類を示すマクロ
No.をマクロ・コマンド・レジスタ33を介してCPU1へ送
るように構成されているので、ビット演算命令とマクロ
命令とからなるラダー言語によるプログラムが高速、且
つ、効率良く処理実行される。

〔発明の効果〕

本発明によれば、ビット演算命令とマクロ命令とから
構成されるプログラムが高速、且つ、効率良く実行され
る。

【図面の簡単な説明】

第１図は本発明の基本的構成図、 第２図は本発明の実施例の構成図、 第３図はメモリ中のプログラム構成例を示す図、 第4A図はビット演算命令のフォーマットの図、 第4B図はマクロ命令のフォーマットの図、 第５図は第２図のビット演算プロセッサ31の構成図、 第６図は第５図のビット論理演算ユニット35の機能説明
図、 第７図は制御条件付けのマクロ命令を示すラダー・ダイ
ヤフラムの１例を示す図、 第８図は第７図のラダー・ダイヤフラムに対応するプロ
グラム・コーディングの図、そして、 第９図は第８図の各ステップにおけるBACCおよびスタッ
クの内容を示す図である。 （符号の説明） １……マイクロプロセッサ、 ２……メモリ、 ３……命令識別部、 ４……割込み制御部、 ５……マクロ命令転送部、 ６……ビット演算処理部、 20……マルチ・ポート・メモリ、 20a……２ポートDRAM、 20b……シリアル・アクセス・メモリ、 21……DRAM制御部、 22a……高速スタティックRAM、 22b……SRAMインターフェイス、 24……ダイナミックRAMコントローラ、 25……アービタ、 26……ダイナミックRAMリフレッシュ・タイマ、 27……比較器、 28……スタート・アドレス・レジスタ、 29……プログラム・カウンタ、 30……ラダー・プログラム処理部、 31……ビット演算プロセッサ、 32……フェッチ・ユニット、 33……マクロ・コマンド・レジスタ、 35……ビット論理演算ユニット、 37……ビット・アキュムレータ、 39……スタック。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ビット演算命令と、該ビット演算命令より
   複雑な処理に対応するマクロ命令とからなるプログラム
   を格納するメモリ（２）と、 割込み要求を受けると、マクロ命令を読込んで実行する
   マイクロプロセッサ（１）と、 前記メモリ（２）から前記プログラムの命令を読出して
   該命令がビット演算命令であるか、マクロ命令であるか
   を識別する命令識別部（３）と、 前記命令がマクロ命令であるとき前記マイクロプロセッ
   サ（１）に対して割込み要求を送る割込み制御部（４）
   と、 前記命令がマクロ命令であるとき該マクロ命令を前記マ
   イクロプロセッサ（１）へ転送するマクロ命令転送部
   （５）と、 前記命令がビット演算命令であるとき該命令を読込んで
   実行するビット演算処理部（６）とを備えてなることを
   特徴とするプログラマブル・コントローラ。
2. 【請求項２】前記命令識別部（３）は、前記ビット演算
   命令とマクロ命令との識別を、それぞれの命令文の中の
   所定位置のビットの値によって行なう特許請求の範囲第
   １項記載のプログラマブル・コントローラ。
3. 【請求項３】前記ビット演算命令は、前記ビット演算処
   理部（６）を制御する制御信号に対応するビットを含ん
   でなる特許請求の範囲第１項記載のプログラマブル・コ
   ントローラ。
4. 【請求項４】前記マクロ命令は、前記割込み要求を発生
   するビットを含んでなる特許請求の範囲第１項記載のプ
   ログラマブル・コントローラ。