JP2594261B2 - Code error detection and correction device - Google Patents
Code error detection and correction deviceInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は伝送符号の符号誤り検出訂正装置に関するも
のである。Description: TECHNICAL FIELD The present invention relates to an apparatus for detecting and correcting a code error of a transmission code.
従来の技術 情報符号に誤り検出、訂正のための符号を付加し、伝
送符号の誤り検出、訂正を行う場合、伝送符号を規定符
号で除算し、その剰余から誤り符号の情報を得、誤り検
出、訂正を行っている。この誤り符号情報を得る手法と
して、通常“剰余”と“誤り符号”の関係を示したメモ
リを構成し、除算の“剰余”をアドレスとしてメモリを
参照する手法が用いられている。2. Description of the Related Art When performing error detection and correction of a transmission code by adding a code for error detection and correction to an information code, the transmission code is divided by a prescribed code, error code information is obtained from the remainder, and error detection is performed. , Have made corrections. As a method for obtaining the error code information, a method is generally used in which a memory indicating the relationship between “remainder” and “error code” is configured, and the memory is referred to using the “remainder” of the division as an address.
以下図面を参照しながら、上述した従来の符号誤り検
出訂正装置の一例について説明する。Hereinafter, an example of the above-described conventional code error detection and correction apparatus will be described with reference to the drawings.
第５図、第６図は従来の剰余と誤りビットの関係を示
したメモリによって誤りビットの検出及び訂正を行う装
置、及びそのアルゴリズムである。第５図において、1,
2,3は伝送符号の規定符号による剰余を求める除算器、
４は前記剰余をアドレスとする剰余と誤りビットの関係
を示したメモリ、５はメモリ出力により出力訂正を行う
誤り訂正部である。5 and 6 show a conventional apparatus for detecting and correcting an error bit by using a memory showing the relationship between a remainder and an error bit, and an algorithm thereof. In FIG.
2, 3 are dividers for calculating the remainder of the transmission code by the prescribed code,
Reference numeral 4 denotes a memory showing the relationship between the remainder and an error bit using the remainder as an address.
以下、BCH（31,16）符号を例としてその誤り検出、訂
正のアルゴリズムについて第６図を用いて説明する。Hereinafter, an error detection and correction algorithm for the BCH (31, 16) code will be described with reference to FIG.
まず、入力された31ビットの伝送符号を、規定符号f
1,f2,f3でモジュロ２の除算を行い、それぞれの剰余a1,
a2,a3を求める。a1,a2,a3すべてが０であれば、この伝
送符号に誤りはない。しかし、a1,a2,a3の少なくとも１
つが０でない場合、この伝送符号に誤りがある。このa
1,a2,a3をアドレスとして剰余と誤りビットの関係を示
したメモリを参照し、誤りビットの情報を得、誤り訂正
を行う。First, the input 31-bit transmission code is converted into a prescribed code f
Modulo 2 division by 1, f2, f3, and the respective remainders a1,
Find a2, a3. If all of a1, a2, and a3 are 0, there is no error in this transmission code. However, at least one of a1, a2, a3
If one is not 0, there is an error in this transmission code. This a
With reference to a memory indicating the relationship between the remainder and the error bit, using 1, a2, a3 as addresses, information on the error bit is obtained and error correction is performed.
発明が解決しようとする問題点 しかしながら、上記のようなアルゴリズムでは、除算
で求めた剰余すべてをアドレスにしているため、メモリ
のアドレス空間が非常に大きくなってしまう、という問
題点があった。Problems to be Solved by the Invention However, the above algorithm has a problem that the address space of the memory becomes very large because all the remainders obtained by division are used as addresses.
本発明は上記問題点に鑑み、剰余と誤りビットの関係
を示したメモリのアドレスとして剰余の一部を用い、前
記メモリの出力とアドレスとして用いた剰余の一部を除
く剰余とを誤り訂正部の入力とすることで、表のアドレ
ス空間が非常に小さい、誤り検出、訂正操作が簡易な符
号誤り検出訂正装置を提供するものである。In view of the above problems, the present invention uses a part of a remainder as an address of a memory indicating a relationship between a remainder and an error bit, and outputs an output of the memory and a remainder excluding a part of the remainder used as an address to an error correction unit. Thus, the present invention provides a code error detection / correction device in which the address space of the table is very small and error detection and correction operations are simple.
問題点を解決するための手段 上記問題点を解決するために、伝送符号の誤り検出、
訂正能力を限定した場合に、除算による剰余の一部で示
すアドレス空間が重複しないことに着目し、本発明の装
置は、剰余の一部をアドレスとする剰余と誤りビットの
関係を示したメモリの出力と、前記アドレスに用いた剰
余を除く剰余を入力とする誤り訂正部により伝送符号の
誤り検出、訂正を行うという構成を備えたものである。Means for Solving the Problems In order to solve the above problems, error detection of transmission codes,
Focusing on the fact that the address space indicated by a part of the remainder due to division does not overlap when the correction capability is limited, the device of the present invention employs a memory that shows the relationship between the remainder and an error bit having a part of the remainder as an address. And an error correction unit which receives the remainder other than the remainder used for the address as an input, and performs error detection and correction of the transmission code.
作用 本発明は上記した手法によって、大きなアドレス空間
のメモリを必要とせず、小さなアドレス空間のメモリで
伝送符号の誤り検出、訂正を容易に行う装置が構成でき
ることとなる。Operation According to the present invention, by the above-described method, a device that easily detects and corrects a transmission code error with a memory having a small address space without requiring a memory having a large address space can be configured.
実施例 以下本発明の一実施例である符号誤り検出訂正装置に
ついて図面を参照しながら説明する。Embodiment A code error detection and correction device according to an embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明をBCH（31,16）符号に適応した一実施
例における符号誤り検出訂正装置である。第１図におい
て、1,2,3は伝送符号の規定符号による剰余を求める除
算器、４は剰余の一部をアドレスとする剰余と誤りビッ
トの関係を示したメモリ、５は前記メモリの出力と前記
アドレスに用いた剰余を除く剰余とを入力とする誤り訂
正部である。FIG. 1 shows a code error detection and correction device according to an embodiment in which the present invention is applied to a BCH (31, 16) code. In FIG. 1, reference numerals 1, 2, and 3 denote dividers for obtaining a remainder by a specified code of a transmission code, reference numeral 4 denotes a memory showing a relationship between the remainder and an error bit having a part of the address as an address, and reference numeral 5 denotes an output of the memory. And an error correction unit that receives as input the remainder excluding the remainder used for the address.
以下の様に構成された符号誤り検出訂正装置につい
て、以下第２図、第３図、第４図を用いてそのアルゴリ
ズム及び動作を説明する。The algorithm and operation of the code error detection and correction device configured as described below will be described below with reference to FIGS. 2, 3, and 4.
BCH（31,16）符号は、情報16ビット、誤り訂正符号15
ビットの31ビットで構成され、その符号間距離は７であ
る。従ってBCH（31,16）符号は３ビット誤り訂正能力を
有している。本発明ではこのBCH（31,16）符号の誤り訂
正能力を制限し４ビット誤り検出、２ビット誤り訂正を
行う場合のアルゴリズムについて述べる。除算器１、除
算器２、除算器３を用いて伝送された31ビットの符号を
ある定められた規定符号 f1＝（100011） f2＝（110111） f3＝（111101） でモジュロ２の除算を行い、それぞれの剰余a1,a2,a3を
求める。そして剰余a1,剰余a2をアドレスとしてメモり
４に記憶されている情報を誤り訂正部５に出力する。The BCH (31, 16) code has 16 bits of information and 15 error correction codes.
It is composed of 31 bits, and the inter-code distance is 7. Therefore, the BCH (31,16) code has a 3-bit error correction capability. In the present invention, an algorithm in the case of performing 4-bit error detection and 2-bit error correction by limiting the error correction capability of the BCH (31, 16) code will be described. The 31-bit code transmitted by using the divider 1, the divider 2, and the divider 3 is subjected to modulo 2 division by a prescribed regulation code f1 = (100011) f2 = (110111) f3 = (111101) And the respective remainders a1, a2, a3 are obtained. Then, the information stored in the memory 4 is output to the error correction unit 5 using the remainder a1 and the remainder a2 as addresses.
a1＝a2＝a3＝（00000） である場合この伝送符号に誤りはない。しかし、a1,a2,
a3の少なくとも１つが０でない場合、この伝送符号には
少なくとも１つ以上の誤りがある。If a1 = a2 = a3 = (00000), there is no error in this transmission code. However, a1, a2,
If at least one of a3 is not 0, the transmission code has at least one or more errors.
従来装置ではa1,a2,a3により剰余の誤り符号の関係を
示したメモリのアドレス空間を指定する。a1,a2,a3には
それぞれ５ビット信号であるため 215＝32K のアドレス空間が必要になっていた。しかし、BCH（31,
16）符号を４ビット誤り検出、２ビット誤り訂正の機能
で使用した場合、剰余a1,a2,a3の一部を組合わせたもの
をメモリ４のアドレスとしても、それらが示すアドレス
空間は重複しない。ここでは（a1,a2）の組合わせをメ
モリ４のアドレスとして用いた場合について述べる。こ
の手法ではメモリ４のアドレス空間は 210＝1K と従来のものに比べ1/25になる。In the conventional device, the address space of the memory indicating the relationship between the residual error codes is designated by a1, a2, and a3. Since each of a1, a2, and a3 is a 5-bit signal, an address space of 2 15 = 32K was required. However, BCH (31,
16) When the code is used for the function of 4-bit error detection and 2-bit error correction, the address space indicated by the combination of a part of the remainders a1, a2, and a3 does not overlap even if the address of the memory 4 is used. . Here, a case where the combination of (a1, a2) is used as an address of the memory 4 will be described. In this approach address space of the memory 4 becomes 1/2 5 compared with 2 10 = 1K and conventional.
第３図に剰余と誤りビットの関係を示したメモリ４の
アドレス（a1,a2）に記憶されている情報を示す。FIG. 3 shows information stored at the addresses (a1, a2) of the memory 4 showing the relationship between the remainder and the error bit.
この情報はb0〜b15の16ビットからなっており、以下
各ビットについて説明する。This information is composed of 16 bits b0 to b15, and each bit will be described below.
b0 :剰余が（a1,a2）である場合、伝送符号の誤り
が２ビット以下の可能性があるかどうかを示す制御情報 “1":誤り２ビット以下の可能性あり “0":誤り３ビット以上 b 1〜b 5:剰余a3と照合し、誤り訂正可能かどうかの判
定情報 b 6〜b 7:誤りビットの数を示す制御情報 b 8〜b11:誤りビットの位置を示す情報 b12〜b15:誤りビットの位置を示す情報 誤り訂正部５では上記メモリ４からの情報と除算器３
からの剰余3aを用いて誤り訂正処理を行う。b0: When the remainder is (a1, a2), control information indicating whether there is a possibility that a transmission code error has 2 bits or less. “1”: There is a possibility that error is 2 bits or less. “0”: Error 3 More than bits b1 to b5: Check with the remainder a3 to determine whether error correction is possible b6 to b7: Control information indicating the number of error bits b8 to b11: Information indicating the position of error bits b12 to b15: Information indicating the position of the error bit The error correction unit 5 uses the information from the memory 4 and the divider 3
The error correction process is performed by using the remainder 3a from.
第４図に誤り訂正部５における伝送符号の誤り検出、
訂正アルゴリズムを示す。以下その手順について説明す
る。FIG. 4 shows error detection of a transmission code in the error correction unit 5,
2 shows a correction algorithm. The procedure will be described below.
b0が“0"であれば、伝送符号の誤りが３ビット以上の
ため誤り訂正不能と判断し、誤り訂正操作を終了する。
“1"であれば、誤りが２ビット以下の可能性があると
し、b1〜b5の情報とa3とを比較する。If b0 is "0", it is determined that error correction is impossible because the error of the transmission code is 3 bits or more, and the error correction operation ends.
If it is “1”, it is determined that there is a possibility that the error is 2 bits or less, and the information of b1 to b5 and a3 are compared.
さて誤りビット数が２ビット以下の誤りの場合には、
任意の誤りに対してアドレス（a1,a2）は重複しない。
しかしながら３ビット以上の誤りがある場合には、２ビ
ット以下の誤りの場合とアドレス（a1,a2）が重複する
場合がある。アドレス（a1,a2）が重複しても２ビット
以下の誤りと３ビット以上の誤りで剰余a3は異なる。そ
こでb1〜b5にあらかじめ２ビット以下の誤りの場合の剰
余a3と同じ値を書き込んである。従ってb1〜b5と除算器
３で得た剰余a3を照合すことにより、b1〜b5＝a3であれ
ば２ビット以下の誤り、b1〜b5≠a3であれば３ビット以
上の誤りであると識別できる。Now, when the number of error bits is 2 bits or less,
Addresses (a1, a2) do not overlap for any errors.
However, when there is an error of 3 bits or more, the address (a1, a2) may overlap with the error of 2 bits or less. Even if the addresses (a1, a2) overlap, the remainder a3 differs depending on the error of 2 bits or less and the error of 3 bits or more. Therefore, the same value as the remainder a3 in the case of an error of 2 bits or less is written in b1 to b5 in advance. Therefore, by comparing b1 to b5 with the remainder a3 obtained by the divider 3, it is determined that the error is 2 bits or less if b1 to b5 = a3, and that the error is 3 bits or more if b1 to b5 ≠ a3. it can.
誤りが３ビット以上の場合は、同様に誤り訂正操作を
終了する。誤りが２ビット以下の場合は、b6,b7の情報
を参照する。If the error is 3 bits or more, the error correction operation is similarly terminated. If the error is 2 bits or less, the information of b6 and b7 is referred to.
BCH（31,16）符号は情報16ビット、誤り訂正符号15ビ
ットであり、誤り訂正は情報符号部の16ビットのみでよ
い。そこで情報符号部における誤りビット数をb6,b7で
表す。The BCH (31, 16) code has 16 bits of information and 15 bits of an error correction code, and only 16 bits of the information code section need to perform error correction. Therefore, the number of error bits in the information coding section is represented by b6 and b7.
（b6,b7）＝（0,0）：情報符号部に誤り無し。訂正操作
を行わず情報信号16ビットを出力する。(B6, b7) = (0,0): No error in information coding section. Outputs 16 bits of information signal without performing correction operation.
（b6,b7）＝（0,1）:1ビット訂正が必要。(B6, b7) = (0,1): 1-bit correction is required.
b8〜b11が示す位置のビットを訂正する。The bit at the position indicated by b8 to b11 is corrected.
（b6,b7）＝（1,0）:2ビット訂正が必要。(B6, b7) = (1,0): 2-bit correction is required.
b8〜b11とb12〜b15が示す位置のビットを訂正する。The bits at the positions indicated by b8 to b11 and b12 to b15 are corrected.
誤り訂正の必要な情報は16ビットであるので１ビット
の誤りに対して誤っているビットの位置を指定するため
にはバイナリーで４ビット必要である。b8〜b11の４ビ
ットで１ビット目の誤り位置を指定し、b12〜b15で２ビ
ット目の誤り位置を指定している。従ってb8〜b11及びb
12〜b15の情報をもとに誤りビットを訂正することがで
きる。Since the information required for error correction is 16 bits, four bits in binary are required to specify the position of an erroneous bit for a one-bit error. The first bit error position is specified by four bits b8 to b11, and the second bit error position is specified by b12 to b15. Therefore b8 to b11 and b
Error bits can be corrected based on the information of 12 to b15.
以上のように本実施例によれば、伝送符号を規定符号
で除算して剰余を求め、その一部を剰余と誤りビットの
関係を示したメモリのアドレスとし、前記メモリの出力
とアドレスとして用いた剰余の一部を除く剰余とを入力
する誤り訂正部を用いることにより、メモリのアドレス
空間が非常に小さくなり、誤り検出、訂正操作を簡易に
することができる。As described above, according to the present embodiment, the remainder is obtained by dividing the transmission code by the prescribed code, and a part of the remainder is used as an address of the memory indicating the relationship between the remainder and the error bit, and is used as the output and the address of the memory. By using the error correction unit that inputs the remainder excluding a part of the remaining remainder, the address space of the memory becomes very small, and the error detection and correction operations can be simplified.
尚、本実施例において伝送符号をBCH（31,16）符号と
した場合について説明したが、同様の誤り検出、訂正手
順を用いる符号であればその他の符号でもかまわない。Although the transmission code is described as a BCH (31, 16) code in the present embodiment, any other code may be used as long as the code uses the same error detection and correction procedure.
又、本実施例におけるメモリ４は、ハード的に構成さ
れたもの、ソフト的に構成されたもの等いかなる形態の
ものであってもかまわない。例えば、１つのアドレスに
対して16ビット単位のメモリを８ビット単位の２つのメ
モリに分割してもかまわない。Further, the memory 4 in the present embodiment may be of any form, such as one configured as hardware, one configured as software, and the like. For example, a 16-bit memory may be divided into two 8-bit memories for one address.
又、本実施例において規定符号が３つの場合について
説明したが、それ以外の場合であってもかまわない。Further, in the present embodiment, the case where the number of prescribed symbols is three has been described, but other cases are also possible.
又、本実施例において、剰余と誤りビットの関係を示
したメモリのアドレスとして剰余の一部（a1,a2）を用
いたが、a1,a2,a3のその他の組合せ、又はa1,a2,a3のそ
れぞれの一部を組み合わせたものであっても、それらが
示すアドレス空間に重複がなければかまわない。Further, in this embodiment, a part of the remainder (a1, a2) is used as the address of the memory indicating the relationship between the remainder and the error bit, but other combinations of a1, a2, a3 or a1, a2, a3 May be combined as long as there is no overlap in the address spaces indicated by them.
又、本実施例におけるメモリが提供する誤り検出、訂
正操作制御情報において、b0が“0"のとき誤り訂正不
能、“1"のとき誤り訂正可能としていたが、“1"のとき
は誤り訂正不能、“0"のとき誤り訂正可能としてもかま
わない。更に、b6,b7において、誤り符号の数を表す例
を示したが、他の形式で表してもかまわない。又、他の
操作制御内容であってもかまわない。In the error detection / correction operation control information provided by the memory in this embodiment, error correction is impossible when b0 is “0” and error correction is possible when b0 is “1”. Disabled, when "0", error correction may be possible. Further, in b6 and b7, an example is shown in which the number of error codes is represented, but it may be represented in another format. Further, other operation control contents may be used.
又、本実施例において、b6,b7が示す誤りが１ビット
の場合、誤りビット位置の情報としてb8〜b11を参照し
たが、b12〜b15を参照してもかまわない。Further, in this embodiment, when the error indicated by b6 and b7 is 1 bit, b8 to b11 are referred to as the information of the error bit position, but b12 to b15 may be referred to.
発明の効果 以上のように本発明は、情報符号に誤り検出、訂正の
ための符号を付加した伝送信号の誤り検出、訂正を行う
手段として、前記伝送符号の規定符号による除算の剰余
を求める除算器と、前記剰余の一部をアドレスとする、
剰余と誤りビットとの関係を記したメモリと、前記メモ
リの出力と前記アドレスに用いた剰余を除く剰余とを入
力する誤り訂正部とを有することにより、前記メモリの
アドレス空間の小さい、誤り検出、訂正操作が簡易であ
る符号誤り検出訂正装置を提供することができる。Effect of the Invention As described above, the present invention provides a method for performing error detection and correction of a transmission signal obtained by adding an error detection and correction code to an information code, as a means for obtaining a remainder of division by a prescribed code of the transmission code. And a part of the remainder as an address,
By providing a memory that describes the relationship between a remainder and an error bit, and an error correction unit that inputs an output of the memory and a remainder excluding the remainder used for the address, an error detection with a small address space of the memory is performed. In addition, it is possible to provide a code error detection and correction device in which a correction operation is simple.
第１図は本発明の一実施例の符号誤り検出訂正装置のブ
ロック図、第２図は本装置における符号の誤り検出訂正
のアルゴリズムを示す流れ図、第３図は剰余と誤りビッ
トの関係を示したメモリが提供する情報の信号図、第４
図は第３図に示したメモリの情報による誤り訂正装置の
流れ図、第５図は従来の符号誤り検出訂正装置の正面ブ
ロック図、第６図はそのアルゴリズムを示す流れ図であ
る。 1,2,3……除算器、４……剰余と誤りビットの関係を示
したメモリ、５……誤り訂正部。FIG. 1 is a block diagram of a code error detection / correction apparatus according to an embodiment of the present invention, FIG. 2 is a flowchart showing a code error detection / correction algorithm in the present apparatus, and FIG. 3 shows a relationship between a remainder and an error bit. Signal diagram of information provided by the memory
FIG. 3 is a flowchart of an error correction apparatus based on information in the memory shown in FIG. 3, FIG. 5 is a front block diagram of a conventional code error detection and correction apparatus, and FIG. 6 is a flowchart showing an algorithm thereof. 1, 2, 3... Divider, 4... Memory indicating the relationship between remainder and error bit, 5.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−33023（ＪＰ，Ａ) 特開 昭60−148230（ＪＰ，Ａ) 特開 昭58−218255（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-61-33023 (JP, A) JP-A-60-148230 (JP, A) JP-A-58-218255 (JP, A)
Claims (1)
された伝送符号を受信し、前記伝送符号のそれぞれの規
定符号による除算の剰余を求める複数の除算器と、前記
複数の除算器の内の少なくとも１つの除算器を除く除算
器により求めた剰余をアドレスとし誤りのビット数や誤
り訂正の必要性及び誤り位置の情報を記したメモリと、
前記メモリに記された情報と前記少なくとも１つの除算
器の剰余とを比較し訂正可能な誤りであるかどうかを判
定し、訂正可能な誤りである時には前記メモリに記され
た誤り位置情報に基づき誤り訂正を行なう誤り訂正部と
を有する符号誤り検出訂正装置。1. A plurality of dividers for receiving a transmission code that has been BCH error-correction-encoded by a plurality of prescribed codes and obtaining a remainder of division of the transmission code by each prescribed code, and among the plurality of dividers, A memory in which the remainder obtained by the divider excluding at least one divider is used as an address, and information on the number of error bits, the necessity of error correction, and the error position is written;
The information written in the memory and the remainder of the at least one divider are compared to determine whether the error is correctable, and if the error is correctable, based on the error location information written in the memory. A code error detection and correction device having an error correction unit for performing error correction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172051A JP2594261B2 (en) | 1986-07-22 | 1986-07-22 | Code error detection and correction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172051A JP2594261B2 (en) | 1986-07-22 | 1986-07-22 | Code error detection and correction device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6328133A JPS6328133A (en) | 1988-02-05 |
| JP2594261B2 true JP2594261B2 (en) | 1997-03-26 |
Family
ID=15934623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172051A Expired - Lifetime JP2594261B2 (en) | 1986-07-22 | 1986-07-22 | Code error detection and correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594261B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2653257C1 (en) * | 2017-07-21 | 2018-05-07 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Device for detecting and correcting the error of the modular code |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218255A (en) * | 1982-06-11 | 1983-12-19 | Hitachi Ltd | Code error detection and correction system |
| JPS60148230A (en) * | 1984-01-13 | 1985-08-05 | Toshiba Corp | Recoder of burst correction cyclic code |
| JPS6133023A (en) * | 1984-07-25 | 1986-02-15 | Mitsubishi Electric Corp | Coding and decoding device |
-
1986
- 1986-07-22 JP JP61172051A patent/JP2594261B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6328133A (en) | 1988-02-05 |
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Legal Events
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