JP2587614B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2587614B2 JP2587614B2 JP60193608A JP19360885A JP2587614B2 JP 2587614 B2 JP2587614 B2 JP 2587614B2 JP 60193608 A JP60193608 A JP 60193608A JP 19360885 A JP19360885 A JP 19360885A JP 2587614 B2 JP2587614 B2 JP 2587614B2
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- JP
- Japan
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- scribe
- semiconductor device
- chips
- pattern
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Links
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- 239000000758 substrate Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 11
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造に関するものであり、特
に半導体装置の縮小投影露光用のアライメント用パター
ンに関するものである。
に半導体装置の縮小投影露光用のアライメント用パター
ンに関するものである。
従来の技術は、第４図の平面図に示したごとく半導体
装置（１）１個にアライメント用パターン（３）１個が
対応する形で配置されていた。このような場合、スクラ
イブ領域（２）は、ほとんど前記アライメント用パター
ンで占有されてしまい、たとえば前記半導体装置の電気
特性を測定する場合では、前記電気特性を測定する装置
がスクライブ領域を検出して半導体基板上にマトリクス
状に配置してある前記半導体装置のレイアウトをアライ
メントして自動的に測定を行なう時、従来の技術、第３
図のようにスクライブ領域が、アライメント用パターン
で占有されている事により検出されなくなり、測定不能
となることが発生する。
装置（１）１個にアライメント用パターン（３）１個が
対応する形で配置されていた。このような場合、スクラ
イブ領域（２）は、ほとんど前記アライメント用パター
ンで占有されてしまい、たとえば前記半導体装置の電気
特性を測定する場合では、前記電気特性を測定する装置
がスクライブ領域を検出して半導体基板上にマトリクス
状に配置してある前記半導体装置のレイアウトをアライ
メントして自動的に測定を行なう時、従来の技術、第３
図のようにスクライブ領域が、アライメント用パターン
で占有されている事により検出されなくなり、測定不能
となることが発生する。
また、前記半導体装置を製造する時にエッチングする
工程を経るわけであるが、このエッチング特に最近の微
細化加工ではプラズマエッチングを用いるわけである
が、エッチング時のエッチング終了の検出に、エッチン
グ装置内のプラズマガスの発する波長を検出している。
エッチングが進行している時は、エッチング除去される
材料の反応生成物の発する波長は多く発せられるが、エ
ッチング除去されるべき材料のエッチングが終了すると
反応生成物の発する波長は減少する。この波長の減少度
合を検出したエッチングの終了を検出するにおいて、エ
ッチングされるべき材料の面積において、スクライブ領
域が占める面積が多い時、このスクライブ領域にアライ
メント用パターンを配置するとこのエッチング終了の検
出において、反応生成物の発する波長の絶対量が少なく
なり、正確に検出できなくなり、エッチング過多となり
不良品を製造してしまう原因となる。
工程を経るわけであるが、このエッチング特に最近の微
細化加工ではプラズマエッチングを用いるわけである
が、エッチング時のエッチング終了の検出に、エッチン
グ装置内のプラズマガスの発する波長を検出している。
エッチングが進行している時は、エッチング除去される
材料の反応生成物の発する波長は多く発せられるが、エ
ッチング除去されるべき材料のエッチングが終了すると
反応生成物の発する波長は減少する。この波長の減少度
合を検出したエッチングの終了を検出するにおいて、エ
ッチングされるべき材料の面積において、スクライブ領
域が占める面積が多い時、このスクライブ領域にアライ
メント用パターンを配置するとこのエッチング終了の検
出において、反応生成物の発する波長の絶対量が少なく
なり、正確に検出できなくなり、エッチング過多となり
不良品を製造してしまう原因となる。
さらに、スクライブ領域に、半導体装置の電気的特性
をチェックするモニター素子パターン、アライメント精
度を測定するパターン、寸法精度を測定するパターン等
のテストパターンを入れる場合においてスクライブ領域
がアライメント用パターンで占有されているわけであ
り、半導体装置の特性を作り込み評価するに必要なパタ
ーンを十分に配置することができなく、性能の良い半導
体装置の製造が不能となる。
をチェックするモニター素子パターン、アライメント精
度を測定するパターン、寸法精度を測定するパターン等
のテストパターンを入れる場合においてスクライブ領域
がアライメント用パターンで占有されているわけであ
り、半導体装置の特性を作り込み評価するに必要なパタ
ーンを十分に配置することができなく、性能の良い半導
体装置の製造が不能となる。
また、半導体装置の大きさが小さくなると、その半導
体装置を製造するに必要なアライメント用パターンの方
が大きくなってしまい、配置できなくなる。
体装置を製造するに必要なアライメント用パターンの方
が大きくなってしまい、配置できなくなる。
本発明が解決しようとする問題点は、前記従来の技術
の項で記したように、電気的特性を測定する装置のアラ
イメントを不能としないこと、エッチング終了の検出を
不能としないこと、スクライブ領域にアライメント用パ
ターン以外に半導体装置を作り込むのに必要な前記各種
パターン等を十分に配置すること、さらに、小さい半導
体装置にも十分対応できること等である。
の項で記したように、電気的特性を測定する装置のアラ
イメントを不能としないこと、エッチング終了の検出を
不能としないこと、スクライブ領域にアライメント用パ
ターン以外に半導体装置を作り込むのに必要な前記各種
パターン等を十分に配置すること、さらに、小さい半導
体装置にも十分対応できること等である。
本発明の目的は、前記問題点の解決する事であり、い
かなる大きさの半導体装置にも対応できる有用な手段を
提供するものである。
かなる大きさの半導体装置にも対応できる有用な手段を
提供するものである。
本発明の半導体装置は、（ａ）基板上に設けられた行
方向及び列方向に延在する複数のスクライブラインによ
り個々分離されている複数のチップと、 （ｂ）所定の列方向のスクライブラインと第１行方向ス
クライブラインとに接している第１、第２、第３及び第
４の前記チップに挟まれている前記第１行方向スクライ
ブライン上に連続して形成され、かつ、前記第１及び前
記第２のチップに挟まれている前記第１行方向スクライ
ブライン上に一端を有し、前記第３及び前記第４のチッ
プに挟まれている前記第１行方向スクライブライン上に
他端を有するアライメント用パターンと、（ｃ）前記第
１から前記第４のチップに挟まれている前記第１行方向
スクライブラインを挟むように位置し、かつアライメン
ト用パターンを有しない第２行方向スクライブライン及
び第３行方向スクライブラインと、を有することを特徴
とする。
方向及び列方向に延在する複数のスクライブラインによ
り個々分離されている複数のチップと、 （ｂ）所定の列方向のスクライブラインと第１行方向ス
クライブラインとに接している第１、第２、第３及び第
４の前記チップに挟まれている前記第１行方向スクライ
ブライン上に連続して形成され、かつ、前記第１及び前
記第２のチップに挟まれている前記第１行方向スクライ
ブライン上に一端を有し、前記第３及び前記第４のチッ
プに挟まれている前記第１行方向スクライブライン上に
他端を有するアライメント用パターンと、（ｃ）前記第
１から前記第４のチップに挟まれている前記第１行方向
スクライブラインを挟むように位置し、かつアライメン
ト用パターンを有しない第２行方向スクライブライン及
び第３行方向スクライブラインと、を有することを特徴
とする。
本願発明によれば、近接する２個以上のチップについ
て１個のアライメント用パターンが設置されているの
で、スクライブ領域全体に占めるアライメント用パター
ンの割合を減少させることができる。
て１個のアライメント用パターンが設置されているの
で、スクライブ領域全体に占めるアライメント用パター
ンの割合を減少させることができる。
〔実施例１〕 第１図に近接する４個の半導体装置に１個のアライメ
ント用パターン３をスクライブ領域に配置した時の平面
図を示した。この結果スクライブ領域に占めるアライメ
ント用パターンの占有率は４分の１になった。
ント用パターン３をスクライブ領域に配置した時の平面
図を示した。この結果スクライブ領域に占めるアライメ
ント用パターンの占有率は４分の１になった。
〔実施例２〕 第２図にＹ方向のスクライブ領域における例の平面図
を示す。この例は5:1縮小投影型露光装置でダイバイダ
イアライメント用パターンをＹ方向スクライブ領域に配
置する必要がある装置である。このようにすることによ
りＹ方向のスクライブ領域に占めるアライメント用パタ
ーンの割合はやはり４分の１になった。
を示す。この例は5:1縮小投影型露光装置でダイバイダ
イアライメント用パターンをＹ方向スクライブ領域に配
置する必要がある装置である。このようにすることによ
りＹ方向のスクライブ領域に占めるアライメント用パタ
ーンの割合はやはり４分の１になった。
本発明は実施例1,実施例２で示したごとく、スクライ
ブ領域に配置するアライメント用パターンの個数を、半
導体装置を近接する２個以上に１個とすることにより２
分の１、４分の１というように大幅に減少させることが
できた。この事により、スクライブ領域におけるアライ
メント用パターンの占有面積が即減りこのために、スク
ライブ領域に、半導体装置の電気的特性をチェックする
モニター素子パターン、アライメント精度を測定するパ
ターン、寸法精度を測定するパターン等のテストパター
ンを十分に配置できるようになった。さらに、スクライ
ブ領域の検出が容易となり電気的特性の自動測定が可能
となる、エッチング工程においてエッチングの検出が正
確に出来る、小さい半導体装置にも十分に対応できるな
ど、前記解決しようとする問題点すべてに対して大きな
効果を発揮できた。
ブ領域に配置するアライメント用パターンの個数を、半
導体装置を近接する２個以上に１個とすることにより２
分の１、４分の１というように大幅に減少させることが
できた。この事により、スクライブ領域におけるアライ
メント用パターンの占有面積が即減りこのために、スク
ライブ領域に、半導体装置の電気的特性をチェックする
モニター素子パターン、アライメント精度を測定するパ
ターン、寸法精度を測定するパターン等のテストパター
ンを十分に配置できるようになった。さらに、スクライ
ブ領域の検出が容易となり電気的特性の自動測定が可能
となる、エッチング工程においてエッチングの検出が正
確に出来る、小さい半導体装置にも十分に対応できるな
ど、前記解決しようとする問題点すべてに対して大きな
効果を発揮できた。
また、使用する製造装置（アライナー）毎に、アライ
メント精度を最良にできるスクライブ領域内の箇所に配
置しアライメント精度の向上をはかることができた。
メント精度を最良にできるスクライブ領域内の箇所に配
置しアライメント精度の向上をはかることができた。
以上のごとく、本発明の効果は使用する装置の影響は
何らうけるものではなく、その装置の性能を十分に引き
出すものである。また、エッチングにおける特性も向上
し性能の良い半導体装置製造が可能となった。また、歩
留りも向上するものである。さらには電気的特性、アラ
イメント精度、寸法精度を十分に測定することが可能と
なりこれにより半導体装置の性能向上信頼性向上がはか
られた。
何らうけるものではなく、その装置の性能を十分に引き
出すものである。また、エッチングにおける特性も向上
し性能の良い半導体装置製造が可能となった。また、歩
留りも向上するものである。さらには電気的特性、アラ
イメント精度、寸法精度を十分に測定することが可能と
なりこれにより半導体装置の性能向上信頼性向上がはか
られた。
また、本発明の手法により、半導体装置の大きさが、
必要となるアライメント用パターンの大きさより小さい
場合、従来ならば製造は不可能であったが、これも可能
となり、本発明は半導体装置の大きさの影響を全く受け
ないものである。
必要となるアライメント用パターンの大きさより小さい
場合、従来ならば製造は不可能であったが、これも可能
となり、本発明は半導体装置の大きさの影響を全く受け
ないものである。
さらに、本発明によると、スクライブ領域に配置され
る各種パターンは減少することとなり、この結果として
スクライブ領域の中で何らパターンがない領域が増加す
ることとなる。この事によりこのスクライブ領域の断面
構造は半導体装置の長期信頼性を得る事のできる構造を
より忠実に守ることとなり信頼性は増す事となった。
る各種パターンは減少することとなり、この結果として
スクライブ領域の中で何らパターンがない領域が増加す
ることとなる。この事によりこのスクライブ領域の断面
構造は半導体装置の長期信頼性を得る事のできる構造を
より忠実に守ることとなり信頼性は増す事となった。
本発明の効果は、大きさの異なる半導体装置を製造す
る時においても有用な技術となる。また、アライメント
用パターンを標準化することにより設計の効率も大幅に
向上するものとなる等、本発明の効果は広範囲にわたり
得ることのできる非常に有効なものである。
る時においても有用な技術となる。また、アライメント
用パターンを標準化することにより設計の効率も大幅に
向上するものとなる等、本発明の効果は広範囲にわたり
得ることのできる非常に有効なものである。
第１図は本発明による実施例１の平面図。 第２図は本発明による実施例２の平面図。 第３図は従来技術の平面図。 １……半導体装置、２……スクライブ領域 ３……アライメント用パターン ４……電気的特性測定用パターン ５……寸法精度測定パターン ６……アライメント精度測定パターン
Claims (1)
- 【請求項１】（ａ）基板上に設けられた行方向及び列方
向に延在する複数のスクライブラインにより個々分離さ
れている複数のチップと、 （ｂ）所定の列方向のスクライブラインと第１行方向ス
クライブラインとに接している第１、第２、第３及び第
４の前記チップに挟まれている前記第１行方向スクライ
ブライン上に連続して形成され、かつ、前記第１及び前
記第２のチップに挟まれている前記第１行方向スクライ
ブライン上に一端を有し、前記第３及び前記第４のチッ
プに挟まれている前記第１行方向スクライブライン上に
他端を有するアライメント用パターンと、 （ｃ）前記第１から前記第４のチップに挟まれている前
記第１行方向スクライブラインを挟むように位置し、か
つアライメント用パターンを有しない第２行方向スクラ
イブライン及び第３行方向スクライブラインと、 を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193608A JP2587614B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193608A JP2587614B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254432A JPS6254432A (ja) | 1987-03-10 |
| JP2587614B2 true JP2587614B2 (ja) | 1997-03-05 |
Family
ID=16310775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193608A Expired - Lifetime JP2587614B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587614B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595962B2 (ja) * | 1987-04-21 | 1997-04-02 | セイコーエプソン株式会社 | 半導体装置 |
| JP4278645B2 (ja) | 2005-09-30 | 2009-06-17 | 株式会社リコー | 半導体ウェハ及びそのレイアウト設定方法並びにレチクルレイアウト設定方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554982A (en) * | 1978-06-27 | 1980-01-14 | Nec Kyushu Ltd | Semiconductor device manufacturing method using automatic exposure capable of fitting pattern |
| JPS5788451A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Photomask |
| JPS58106826A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-02 JP JP60193608A patent/JP2587614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254432A (ja) | 1987-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |