JP2586061B2 - Cache memory controller - Google Patents
Cache memory controllerInfo
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Description
【発明の詳細な説明】 〔概 要〕 本発明は2バスシステムにおけるキャッシュメモリ制
御装置に関し、 主メモリがDMAライトされるとき実施されるキャッシ
ュメモリの無効化処理による処理速度の低下を改善する
ことを目的とし、 入出力制御部により共通バスを介してダイレクトメモ
リアクセスされる主メモリと、該共通バスのバス競合を
制御する共通バス制御部と、該主メモリに格納されたデ
ータの一部が転送されプロセッサによりメモリバスを介
してアクセスされるキャッシュメモリと、該メモリバス
のバス競合を制御するメモリバス制御部と、該入出力制
御部が該主メモリに書込みした場合該書込み時のアドレ
スデータを取得し前記メモリバスの使用許可を獲得して
前記アドレスデータを該メモリバスに出力し該アドレス
データに対応するキャッシュメモリ中のデータの無効化
処理を行うとともに無効化処理終了までの間該入出力制
御部からのバス使用要求を待機せしめる待機信号を出力
する無効化処理部とを備えるキャッシュメモリ制御装置
であって、更に前記入出力制御部の書き込み時に出力さ
れるアドレスデータが順次格納される先入れ先出しメモ
リを有し、該無効化処理部は、アドレスデータが該先入
れ先出しメモリに格納されたとき該メモリバス制御部に
バス使用要求を出力し、該メモリバスの使用許可を得た
後該先入れ先出しメモリより該アドレスデータを順次抽
出して該キャッシュメモリの無効化処理を行うととも
に、前記先入れ先出しメモリがフル状態になった場合に
無効化処理未終了として前記待機信号を出力するもので
あるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a cache memory control device in a two-bus system, and to improve a reduction in processing speed due to a cache memory invalidation process performed when a main memory is DMA-written. A main memory directly accessed by the input / output control unit via the common bus, a common bus control unit for controlling bus contention of the common bus, and a part of data stored in the main memory. A cache memory which is transferred and accessed by a processor via a memory bus, a memory bus controller for controlling bus contention of the memory bus, and address data at the time of writing when the input / output controller writes to the main memory And obtains the permission to use the memory bus, outputs the address data to the memory bus, and corresponds to the address data. A cache memory control device that performs a process of invalidating data in a cache memory and outputs a standby signal for waiting for a bus use request from the input / output control unit until the invalidation process is completed. A first-in first-out memory for sequentially storing address data output at the time of writing by the input / output control unit; and the invalidation processing unit controls the memory bus control when the address data is stored in the first-in first-out memory. A bus use request is output to the memory section, and after obtaining permission to use the memory bus, the address data is sequentially extracted from the first-in first-out memory to invalidate the cache memory, and the first-in-first-out memory becomes full. In this case, the standby signal is output when the invalidation processing has not been completed.
本発明はキャッシュメモリ制御装置の改良に関する。 The present invention relates to an improvement in a cache memory control device.
プロセッサの高速化を図るため、プロセッサの近傍に
高速小容量のメモリを設け、主メモリのデータ,プログ
ラム等の一部をそのメモリに格納して高速にアクセスす
るキャッシュメモリシステムが普及している。In order to increase the speed of a processor, a cache memory system has been widely used in which a high-speed and small-capacity memory is provided near the processor, and a part of data, programs, and the like of a main memory is stored in the memory and accessed at high speed.
このキャッシュメモリシステムにおいて、入出力制御
部(I/O装置)主メモリに対してダイレクトメモリアク
セスにより書込み(DMAライト)する場合、主メモリの
内容とキャッシュメモリの内容とが不一致となってプロ
セッサが誤動作することを防止するため、DMAライトす
るごとに対応するキャッシュメモリのデータを無効化し
た後次のDMA要求を許可するように構成されている。In this cache memory system, when writing (DMA write) to the input / output control unit (I / O device) main memory by direct memory access, the contents of the main memory do not match the contents of the cache memory, and the processor In order to prevent malfunction, every time a DMA write is performed, the data in the corresponding cache memory is invalidated, and then the next DMA request is permitted.
しかし、プロセッサの動作とI/O装置の動作とを平行
して行わせる2バスシステム(メモリバスと共通バス)
では、プロセッサがメモリバスに接続された他のI/O装
置をアクセス中であると共通バスが使用可能でも無効化
処理のためにバス使用が待たされ、従って次のDMA要求
が待たされるという問題点がある。However, a two-bus system (memory bus and common bus) that allows the operation of the processor and the operation of the I / O device to be performed in parallel
In, when the processor is accessing another I / O device connected to the memory bus, even if the common bus is available, the bus use is waited for invalidation processing, and therefore the next DMA request is waited. There is a point.
このため、無効化処理のためにDMA転送速度が低下す
る上記問題点を改善するキャッシュメモリ制御装置が求
められている。Therefore, there is a need for a cache memory control device that solves the above-mentioned problem that the DMA transfer speed is reduced due to invalidation processing.
第3図は従来のキャッシュメモリシステムブロック
図、第4図は従来のDMA動作タイムチャート図、第5図
は他のシステム例を表す図、第6図はキャッシュメモリ
説明図である。FIG. 3 is a block diagram of a conventional cache memory system, FIG. 4 is a time chart of a conventional DMA operation, FIG. 5 is a diagram showing another system example, and FIG. 6 is an explanatory diagram of the cache memory.
第3図はメモリバス100と共通バス101との2バスを備
えたキャッシュメモリシステムを示したもので、メモリ
バス100には、プロセッサCPU1とキャッシュメモリ2とI
/O装置3と無効化処理部8とが接続され、共通バス101
には、主メモリ5とI/O装置6とが接続されている。FIG. 3 shows a cache memory system having two buses, a memory bus 100 and a common bus 101. The memory bus 100 includes a processor CPU1, a cache memory 2, and an I / O bus.
The I / O device 3 and the invalidation processing unit 8 are connected, and the common bus 101
Is connected to the main memory 5 and the I / O device 6.
ここで、メモリバス制御部4はメモリバス100のバス
競合制御を行うもので、各部よりバス使用要求が出力さ
れたとき、所定の優先順位に基づきメモリバス100の使
用許可を与えるものであり、また共通バス制御部7は同
様に共通バス101の競合制御を行うもので、トランシー
バTR13はメモリバス100から共通バス101をアクセスする
ときに開かれる。Here, the memory bus control unit 4 performs bus contention control of the memory bus 100. When a bus use request is output from each unit, the memory bus control unit 4 gives permission to use the memory bus 100 based on a predetermined priority. The common bus control unit 7 similarly performs contention control on the common bus 101, and the transceiver TR13 is opened when the memory bus 100 accesses the common bus 101.
従って、プロセッサCPU1がI/0装置3をアクセスする
動作と、I/0装置6が主メモリ5をアクセスする動作と
はそれぞれのバスを使用して平行して行われる。Therefore, the operation of the processor CPU1 accessing the I / O device 3 and the operation of the I / O device 6 accessing the main memory 5 are performed in parallel using the respective buses.
なお、プロセッサCPU1が主メモリ5をアクセスすると
きはメモリバス100と共通バス101との使用許可を得て行
われる。When the processor CPU1 accesses the main memory 5, the access is performed with permission to use the memory bus 100 and the common bus 101.
以上のキャッシュメモリシステムにおいて、I/0装置
6が主メモリ5にDMAでデータをライトするときは、以
下のような動作が行われる。第4図参照 (1) I/O装置6は共通バス制御部7にDMA要求(バス
使用要求)を出力する。In the above cache memory system, when the I / O device 6 writes data to the main memory 5 by DMA, the following operation is performed. Refer to FIG. 4. (1) The I / O device 6 outputs a DMA request (bus use request) to the common bus control unit 7.
(2) 共通バス制御部7が共通バス101の使用許可をI
/O装置6に出力すると、I/O装置6は例えば1バイトの
データを主メモリ5にライトする。(2) The common bus control unit 7 gives permission to use the common bus 101
When output to the / O device 6, the I / O device 6 writes, for example, 1-byte data to the main memory 5.
(3) 無効化処理部8は共通バス101に出力されたDMA
アドレスデータをレジスタ9にラッチし、メモリバス制
御部4にメモリバス100のバス使用要求を出力して使用
許可を得た後、メモリバス100にラッチした前記アドレ
スデータを出力しキャッシュメモリ2に無効信号を出力
して対応するデータの無効化処理を行う。(3) The invalidation processing unit 8 executes the DMA output to the common bus 101
After the address data is latched in the register 9 and a bus use request of the memory bus 100 is output to the memory bus control unit 4 to obtain the use permission, the latched address data is output to the memory bus 100 and invalidated in the cache memory 2. A signal is output and the corresponding data is invalidated.
I/O装置6は続いて次のバイトデータをライトするた
めDMA要求を出力するが、共通バス制御部7は前の無効
化処理が完了したことを確認(無効化処理終了信号70)
した後DMA許可を与える。The I / O device 6 subsequently outputs a DMA request to write the next byte data, but the common bus control unit 7 confirms that the previous invalidation processing has been completed (an invalidation processing end signal 70).
After that, give DMA permission.
以上のごとく、I/O装置6が主メモリ5をライトする
ごとに無効化処理が行われ、プロセッサCPU1がキャッシ
ュメモリ2の当該データをアクセスしたときミスヒット
となって主メモリ6より転送され、データの不一致が解
消される。As described above, the invalidation process is performed every time the I / O device 6 writes the main memory 5, and when the processor CPU1 accesses the data in the cache memory 2, it becomes a mishit and is transferred from the main memory 6, Data mismatch is resolved.
ここで、無効化要求(メモリバス100のバス使用要
求)がメモリバス制御部4に出力されたとき、プロセッ
サCPU1がI/O装置3をアクセスしていると、そのアクセ
スが終了するまで無効化要求が待たされる。Here, when the invalidation request (bus use request of the memory bus 100) is output to the memory bus control unit 4, if the processor CPU1 is accessing the I / O device 3, the invalidation is performed until the access ends. Request is awaited.
従ってこのI/O装置3の処理速度が遅いと(第4図
)無効化が待たされ、I/O装置6の次のDMA要求がその
間待たされて(第4図)DMA速度が低下する。Therefore, if the processing speed of the I / O device 3 is slow (FIG. 4), invalidation is waited, and the next DMA request of the I / O device 6 is waited during that time (FIG. 4), so that the DMA speed is reduced.
上記動作は、第5図に示すマルチプロセッサシステム
の場合も同様であって、プロセッサCPU1が第1のバスの
使用許可を得、第2のバス使用許可を待っている状態で
あるとその間無効化要求が待たされ、従ってI/O装置6
のDMA速度が低下する。The above operation is the same in the case of the multiprocessor system shown in FIG. 5, and if the processor CPU1 has obtained the permission to use the first bus and is waiting for the permission to use the second bus, the processor is invalidated during that time. The request was awaited, so I / O device 6
DMA speed decreases.
なお、本発明の理解を容易とするため、第6図を参照
しつつキャッシュメモリの概要を以下に説明しておく。In order to facilitate understanding of the present invention, an outline of the cache memory will be described below with reference to FIG.
キャッシュメモリ2はデータメモリ36とキャッシュ制
御部31とで構成されるもので、タグ部32にはプロセッサ
CPU1の出力するアドレスデータ60の下位アドレスデータ
60bをアドレスとして上位アドレスデータ60aが格納さ
れ、データメモリ36には上記下位アドレスデータ60bを
アドレスとしてデータバスに出力されたデータが格納さ
れる。The cache memory 2 includes a data memory 36 and a cache control unit 31, and a tag unit 32 includes a processor.
Lower address data of address data 60 output by CPU1
The upper address data 60a is stored using the address 60b as an address, and the data output to the data bus using the lower address data 60b as an address is stored in the data memory 36.
ここで、プロセッサCPU1がアクセスしてアドレスデー
タをメモリバス100に出力すると、下位アドレスデータ
でタグ部32がアドレスされ、読出された上位アクセスデ
ータ60aとプロセッサの出力した上位アドレスデータと
が比較回路33により比較される。Here, when the processor CPU1 accesses and outputs the address data to the memory bus 100, the tag section 32 is addressed with the lower address data, and the read upper access data 60a and the upper address data output by the processor are compared with the comparison circuit 33. Are compared by
上記比較の結果、一致で且つデータの有効/無効を表
すVビットが“1"ならばアンド回路34よりヒット信号
“1"が出力され、データゲート37が開いて下位アドレス
データでアドレスされた所定のデータがデータメモリ36
より出力される。As a result of the comparison, if the match and the V bit indicating data validity / invalidity are "1", a hit signal "1" is output from the AND circuit 34, and the data gate 37 opens to open the predetermined address addressed by the lower address data. Data is stored in data memory 36
Output.
Vビットはタグ部32の各アドレスに対応して設けら
れ、下位アドレスデータ60bでアドレスされてリード/
ライトされるもので、データがデータメモリ36に格納さ
れたときに有効信号“1"がセットされ、無効化要求が出
力されたときは無効化処理部8により無効信号“0"がセ
ットされる。The V bit is provided corresponding to each address of the tag unit 32, and is addressed by the lower address data 60b and read / read.
When the data is stored in the data memory 36, the valid signal "1" is set. When an invalidation request is output, the invalidation signal "0" is set by the invalidation processing unit 8. .
このVビットが“0"の場合はアンド回路34よりミスヒ
ット信号“0"が出力され、ミスヒット処理部35により主
メモリ5より当該データが転送されてキャッシュメモリ
2に格納されるとともにプロセッサCPU1に読込まれる。When the V bit is "0", a mishit signal "0" is output from the AND circuit 34, the data is transferred from the main memory 5 by the mishit processing unit 35 and stored in the cache memory 2, and the processor CPU 1 Is read in.
以上説明したように、2バスシステムにおいてI/O装
置のDMAライトによる無効化処理がプロセッサのバスア
クセスにより待たされ、結果としてDMA速度が遅くなる
という問題点がある。As described above, in the two-bus system, there is a problem that the invalidation processing by the DMA write of the I / O device is waited by the bus access of the processor, and as a result, the DMA speed is reduced.
本発明は上記問題点に鑑み、I/O装置のDMA速度の低下
を改善するキャッシュメモリ制御装置を提供することを
目的とするものである。The present invention has been made in view of the above problems, and has as its object to provide a cache memory control device that improves a decrease in DMA speed of an I / O device.
本発明のキャッシュメモリ制御装置は、第1図実施例
のキャッシュメモリシステムブロック図に示すように、 入出力制御部(図1の入出力制御装置6)により共通
バス101を介してダイレクトメモリアクセスされる主メ
モリ5と、共通バス101のバス競合を制御する共通バス
制御部7と、主メモリ5に格納されたデータの一部が転
送されプロセッサ(図1のCPU)によりメモリバス100を
介してアクセスされるキャッシュメモリ2と、メモリバ
ス100のバス競合を制御するメモリバス制御部4と、入
出力制御部6が主メモリ5に書込みした場合その書込み
時のアドレスデータ50を取得しメモリバス100の使用許
可を獲得して前記アドレスデータ50をメモリバス101に
出力しそのアドレスデータ50に対応するキャッシュメモ
リ2の無効化処理を行うとともに無効化処理終了までの
間入出力制御部6からのバス使用要求を待機せしめる待
機信号51を出力する無効化処理部10とを備えるキャッシ
ュメモリ制御装置であって、入出力制御部6の書き込み
時に出力されるアドレスデータ50が順次格納される先入
れ先出しメモリ11を設け、前記無効化処理部10は、アド
レスデータ50が該先入れ先出しメモリ11に格納されたと
きメモリバス制御部4にバス要求信号(無効化要求信号
52)を出力し、メモリバス100の使用許可を得た後該先
入れ先出しメモリ11よりアドレスデータ50を順次抽出し
てキャッシュメモリ2の無効化処理を行うとともに、先
入れ先出しメモリ11がフル状態になった場合に無効化処
理未終了状態として前記待機信号51を出力するものであ
るように構成する。As shown in the cache memory system block diagram of the embodiment of FIG. 1, the cache memory control device of the present invention is directly accessed by the input / output control unit (the input / output control device 6 of FIG. 1) via the common bus 101. A common bus controller 7 for controlling bus contention of the common bus 101, and a part of data stored in the main memory 5 and transferred by the processor (CPU of FIG. 1) via the memory bus 100. When the cache memory 2 to be accessed, the memory bus control unit 4 for controlling the bus contention of the memory bus 100, and the input / output control unit 6 writes to the main memory 5, the address data 50 at the time of writing is acquired and the memory bus 100 , The address data 50 is output to the memory bus 101, and the cache memory 2 corresponding to the address data 50 is invalidated and invalidated. And a invalidation processing unit 10 that outputs a standby signal 51 for waiting for a bus use request from the input / output control unit 6 until the end of the conversion processing. A first-in first-out memory 11 in which address data 50 to be sequentially stored is provided, and the invalidation processing unit 10 sends a bus request signal (invalidation request) to the memory bus control unit 4 when the address data 50 is stored in the first-in first-out memory 11. signal
52) is output, the address data 50 is sequentially extracted from the first-in first-out memory 11 after the use permission of the memory bus 100 is obtained, the cache memory 2 is invalidated, and the first-in-first-out memory 11 becomes full. And outputs the standby signal 51 as the invalidation processing not completed state.
DMAライト時に出力されたアドレスデータ50を先入れ
先出しメモリ(FIFOメモリ)11に順次格納(蓄積)し、
入出力制御装置6のDMA要求に対しそれ以前の無効化処
理が完了していなくても許可を与えるようにする。The address data 50 output during the DMA write is sequentially stored (accumulated) in the first-in first-out memory (FIFO memory) 11,
A permission is given to the DMA request of the input / output controller 6 even if the previous invalidation processing has not been completed.
無効化処理部10はFIFOメモリ11にアドレスデータ50が
格納されたとき、メモリバス制御部4に無効化要求信号
52を出力し、メモリバス100のバス使用許可を得てFIFO
メモリ11に蓄積されているアドレスデータ50に基づいて
順次無効化処理を行う。When the address data 50 is stored in the FIFO memory 11, the invalidation processing unit 10 sends an invalidation request signal to the memory bus control unit 4.
52 is output and the FIFO is
The invalidation processing is sequentially performed based on the address data 50 stored in the memory 11.
ここで、メモリバス100が使用できない場合はFIFOメ
モリ11には無効化未処理のアドレスデータ50が蓄積され
るが、FIFOメモリ11が一杯(フル)になるとこれ以上ア
ドレスデータ50を格納できないので待機信号51を共通バ
ス制御部7に出力し、共通バス制御部7は待機信号51を
受けて入出力制御部6からのDMA要求に対し許可を出さ
ず待機させる。Here, when the memory bus 100 cannot be used, the invalidated address data 50 is stored in the FIFO memory 11. However, when the FIFO memory 11 is full (full), the address data 50 cannot be stored any more, so that the standby is performed. The common bus control unit 7 outputs a signal 51 to the common bus control unit 7, and upon receiving the standby signal 51, waits for a DMA request from the input / output control unit 6 without giving permission.
無効化要求は通常優先順位が最も高く設定されてお
り、プロセッサCPU1による他のI/O装置のアクセスが終
了したとき優先的に受付られ、プロセッサCPU1が次にア
クセスする時にはデータの不一致が解消される。The invalidation request is normally set to the highest priority, and is preferentially accepted when the access of another I / O device by the processor CPU1 is completed, and the data mismatch is resolved when the processor CPU1 accesses next. You.
以上のごとく、FIFOメモリ11に無効化処理のためのア
ドレスデータを蓄積し、それ以前の無効化処理が完了し
ていなくてもFIFOメモリ11がフルになるまで入出力制御
部6のDMA要求を受け付けるように構成したため、DMA速
度が改善される。As described above, the address data for the invalidation processing is accumulated in the FIFO memory 11, and the DMA request of the input / output control unit 6 is transmitted until the FIFO memory 11 becomes full even if the previous invalidation processing is not completed. DMA speed is improved because it is configured to accept.
本発明の実施例を図を用いて詳細に説明する。 An embodiment of the present invention will be described in detail with reference to the drawings.
第1図は実施例のキャッシュメモリシステムブロック
図、第2図は動作例を表すタイムチャート図である。FIG. 1 is a block diagram of a cache memory system of an embodiment, and FIG. 2 is a time chart showing an operation example.
第1図において、 10は無効化処理部であって、FIFOメモリ11にアドレス
データ50が格納されたとき無効化要求信号(バス使用要
求)52をメモリバス100に出力して無効化処理を行うと
ともに、FIFOメモリ11がフルになったとき共通バス制御
部7に待機信号51を出力する。In FIG. 1, reference numeral 10 denotes an invalidation processing unit, which outputs an invalidation request signal (bus use request) 52 to the memory bus 100 when address data 50 is stored in the FIFO memory 11 to perform invalidation processing. At the same time, when the FIFO memory 11 becomes full, a standby signal 51 is output to the common bus control unit 7.
11は書込み順に読出しされるFIFOメモリ(先入れ先出
しメモリ)であって、データが格納されるとアクティブ
となる出力レディ信号端子と、フルのときアクティブと
なるエンプティ信号端子とを備え、共通バス101上に出
力されたアドレスデータ50をアドレスストローブ信号
(図示省略)に基づき順次格納する。Reference numeral 11 denotes a FIFO memory (first-in, first-out memory) which is read out in the order of writing, has an output ready signal terminal which becomes active when data is stored, and an empty signal terminal which becomes active when full, and is provided on the common bus 101. The output address data 50 is sequentially stored based on an address strobe signal (not shown).
その他全図を通じて同一符号は同一対象物を表す。 The same reference numerals throughout the drawings denote the same object.
以上構成において、FIFOメモリ11の出力する出力レデ
ィ信号を無効化要求信号52とし、エンプティ信号を待機
信号51としてそれぞれメモリバス制御部4および共通バ
ス制御部7に出力する。In the above configuration, the output ready signal output from the FIFO memory 11 is output as the invalidation request signal 52, and the empty signal is output as the standby signal 51 to the memory bus controller 4 and the common bus controller 7, respectively.
以下第2図を参照しつつ動作を説明する。 The operation will be described below with reference to FIG.
(1) 共通バス制御部7は入出力制御部6よりDMA要
求を受けたとき、待機信号51が出力されていなければDM
A許可を与える。(1) When the common bus control unit 7 receives the DMA request from the input / output control unit 6 and the standby signal 51 is not output,
A Give permission.
(2) 入出力制御部6はDMA許可により例えば1バイ
トのデータを主メモリ5にライトする。(2) The input / output control unit 6 writes, for example, 1-byte data to the main memory 5 with the DMA permission.
(3) 共通バス101上に出力されたDMAライトのアドレ
スデータ50がFIFOメモリ11に格納される。(3) The DMA write address data 50 output on the common bus 101 is stored in the FIFO memory 11.
(4) 無効化要求信号52がメモリバス制御部4に出力
され、メモリバス100がプロセッサ1に使用されていな
ければキャッシュメモリ2に無効信号“0"が出力されて
無効化処理が行われ(第2図)、メモリバス100が使
用中ならば無効化処理が待たされる。第2図 (5) この間入出力制御部6よりDMA要求が出力され
ると待機信号51が出力されていなければDMAライトを許
可し、それに基づき出力されたアドレスデータ50がFIFO
メモリ11に格納される。(4) The invalidation request signal 52 is output to the memory bus control unit 4, and if the memory bus 100 is not used by the processor 1, an invalidation signal “0” is output to the cache memory 2 and invalidation processing is performed ( 2), if the memory bus 100 is in use, the invalidation processing is waited. FIG. 2 (5) During this time, if a DMA request is output from the input / output control unit 6, the DMA write is permitted unless the standby signal 51 is output, and the output address data 50 is FIFO
Stored in the memory 11.
(6) プロセッサCPU1のアクセス終了までに上記DMA
ライトによりFIFOメモリ11がフルになったとき、待機信
号51が共通バス101に出力され、以後のDMA要求に対して
は、無効化処理が行われて待機が解除された後DMA許可
が与えられる。第2図 以上のごとく、無効化処理のためのアドレスデータ50
をFIFOメモリ11に蓄積しておき、無効化処理の如何にか
かわらずDMA許可を与えるもので、FIFOメモリ11がフル
になるまでDMAライトを連続して行わせることができ、
処理速度が向上する。(6) The DMA above until the access of processor CPU1 ends
When the FIFO memory 11 becomes full by writing, the standby signal 51 is output to the common bus 101, and DMA permission is given to the subsequent DMA request after the invalidation processing is performed and the standby is released. . FIG. 2 As described above, address data 50 for invalidation processing
Is stored in the FIFO memory 11 and DMA permission is given irrespective of the invalidation processing, so that the DMA write can be continuously performed until the FIFO memory 11 becomes full,
Processing speed is improved.
本発明は、無効化処理のためのアドレスデータをFIFO
メモリに蓄積し、FIFOメモリがフルになるまで無効化処
理の如何にかかわらずDMAライトせしめるキャッシュメ
モリ制御装置を提供するもので、キャッシュメモリシス
テムにおけるDMAの速度改善効果は多大なものがある。The present invention uses address data for invalidation processing as FIFO
A cache memory control device that stores data in a memory and performs DMA writing until the FIFO memory becomes full irrespective of invalidation processing is provided. The effect of improving the speed of DMA in a cache memory system is enormous.
第1図は実施例のキャッシュメモリシステムブロック
図、 第2図は実施例の動作タイムチャート図、 第3図は従来のキャッシュメモリシステムブロック図、 第4図は従来のDMA動作タイムチャート図、 第5図は他のシステム例を表す図、 第6図はキャッシュメモリ説明図、 である。図中、 1はプロセッサCPU、 2はキャッシュメモリ、 4はメモリバス制御部、 5は主メモリ、 6は入出力制御部、I/O装置、 7は共通バス制御部、 10は無効化処理部、 11は先入れ先出しメモリ、FIFOメモリ、 50はアドレスデータ、 51は待機信号、 52は無効化要求信号、バス使用要求、 である。FIG. 1 is a block diagram of a cache memory system of an embodiment, FIG. 2 is an operation time chart of the embodiment, FIG. 3 is a block diagram of a conventional cache memory system, FIG. FIG. 5 is a diagram showing another system example, and FIG. 6 is an explanatory diagram of a cache memory. In the figure, 1 is a processor CPU, 2 is a cache memory, 4 is a memory bus controller, 5 is a main memory, 6 is an input / output controller, an I / O device, 7 is a common bus controller, and 10 is an invalidation processor. 11 is a first-in first-out memory, FIFO memory, 50 is address data, 51 is a standby signal, 52 is an invalidation request signal and a bus use request.
Claims (1)
レクトメモリアクセスされる主メモリと、該共通バスの
バス競合を制御する共通バス制御部と、該主メモリに格
納されたデータの一部が転送されプロセッサによりメモ
リバスを介してアクセスされるキャッシュメモリと、該
メモリバスのバス競合を制御するメモリバス制御部と、
該入出力制御部が該主メモリに書込みした場合該書込み
時のアドレスデータを取得し前記メモリバスの使用許可
を獲得して前記アドレスデータを該メモリバスに出力し
該アドレスデータに対応するキャッシュメモリ中のデー
タの無効化処理を行うとともに無効化処理終了までの間
該入出力制御部からのバス使用要求を待機せしめる待機
信号を出力する無効化処理部とを備えるキャッシュメモ
リ制御装置であって、更に前記入出力制御部の書き込み
時に出力されるアドレスデータが順次格納される先入れ
先出しメモリを有し、 該無効化処理部は、アドレスデータが該先入れ先出しメ
モリに格納されたとき該メモリバス制御部にバス使用要
求を出力し、該メモリバスの使用許可を得た後該先入れ
先出しメモリより該アドレスデータを順次抽出して該キ
ャッシュメモリの無効化処理を行うとともに、前記先入
れ先出しメモリがフル状態になった場合に無効化処理未
終了として前記待機信号を出力するものであるように構
成したことを特徴とする、キャッシュメモリ制御装置。1. A main memory directly accessed by an input / output control unit via a common bus, a common bus control unit for controlling bus contention of the common bus, and a part of data stored in the main memory. A cache memory transferred by the processor and accessed by the processor via the memory bus; a memory bus control unit for controlling bus contention of the memory bus;
When the input / output control unit writes data to the main memory, a cache memory corresponding to the address data is obtained by obtaining address data at the time of writing, obtaining permission to use the memory bus and outputting the address data to the memory bus. A cache memory control device comprising: an invalidation processing unit that performs a data invalidation process and outputs a standby signal for waiting for a bus use request from the input / output control unit until the invalidation process ends. A first-in first-out memory for sequentially storing address data output at the time of writing by the input / output control unit; the invalidation processing unit transmits a bus to the memory bus control unit when the address data is stored in the first-in first-out memory; A use request is output, and after obtaining permission for use of the memory bus, the address data is sequentially extracted from the first-in first-out memory. A cache memory controller for performing invalidation processing of the cache memory and outputting the standby signal as invalidation processing not completed when the first-in-first-out memory becomes full. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62271312A JP2586061B2 (en) | 1987-10-27 | 1987-10-27 | Cache memory controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62271312A JP2586061B2 (en) | 1987-10-27 | 1987-10-27 | Cache memory controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01112451A JPH01112451A (en) | 1989-05-01 |
JP2586061B2 true JP2586061B2 (en) | 1997-02-26 |
Family
ID=17498295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62271312A Expired - Fee Related JP2586061B2 (en) | 1987-10-27 | 1987-10-27 | Cache memory controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2586061B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3027843B2 (en) * | 1993-04-23 | 2000-04-04 | 株式会社日立製作所 | Bath snoop method |
JPH11272555A (en) | 1998-03-20 | 1999-10-08 | Fujitsu Ltd | Cache memory control system |
-
1987
- 1987-10-27 JP JP62271312A patent/JP2586061B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH01112451A (en) | 1989-05-01 |
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