JP2585361B2 - リ−ド・ソロモン符号の誤り位置と誤りパタ−ンの抽出装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイスク用誤り訂正装置に係り、特にリード
・ソロモン符号を用いたシングルバースト誤り訂正処理
に適した復号方法および符号化・復号装置に関する。

〔従来の技術〕

従来の磁気デイスク用リード・ソロモン符号シングル
バースト誤り訂正方式として 、昭和61年３月に発行さ
れた日本工業技術センター編“誤り訂正符号化技術の要
点、P154〜163、「F6425の誤り訂正方式」と「F6420の
誤り訂正方式」が知られている。「F6420の誤り訂正方
式」は、「F6425の誤り訂正方式」に比べ、適用データ
長が短い、さらに信頼性（誤検出率、誤訂正率）が低
い。又、「F6420の誤り訂正方式」では８ビット単位で
データを扱うが、「F6425の誤り訂正方式」と同等の性
能を出すためにこれを16ビット単位へ拡張しようとする
と、60K×２バイト以上の演算テーブル用ROMが必要とな
る。このROMを使わずに仮にフィードバックシフトレジ
スタのシフトで演算を行なうとしても、時間的に非実際
的となる。

「F6425の誤り訂正方式」によれば、簡単に言えば、
符号化とシンドローム計算は16ビットのビットシリアル
フィードバックシフトレジスタ６個をそれぞれ独立に用
い２回インターリーブしたデータを除算することで行な
う。誤り位置と誤りパターンの計算は上記フィードバッ
クシフトレジスタを用いてある程度の処理をして誤りの
パターンと相対位置μ_０、μ_１を求めた上で、中国人の
剰余定理により誤りの絶対位置ｌを求めていた。この絶
対位置の計算 ｌ＝−32639μ_０＋32640μ_１ はソフトウェアで行なうか、さもなければ別に計算専用
のハードウェアが必要である。

〔発明が解決しようとする課題〕

上記従来技術は、誤りの状態（１シンボルエラーか、
２シンボルエラーか、あるいは訂正不可能な誤りか）の
場合分けと、それぞれの場合の分岐処理など、アルゴリ
ズムが複雑なソフトウェアが必要であった。

本発明の目的は、アルゴリズムとして簡潔なものを用
いることにより訂正処理の煩雑さをなくし、それにより
ソフトウェアを不要とし、かつハードウェア量を増やさ
ずに、上記従来技術と同等以上の誤り訂正能力・信頼性
を有する誤り訂正方法と装置を実現することにある。

〔課題を解決するための手段〕

上記目的は、生成多項式を i_k∈｛１、２、３、…、2^m−１｝ α^ik:GF（2^m）上の元 とするｍビットシリアルフィードバックシフトレジスタ
（除算回路）を用いることにより達成される。

〔作用〕

カロア体GF（ｑ）上の原始多項式Ｐ（ｘ）の原始元α
には次の性質がある。

x^q＋ｘ＝ｘ（x^q-1＋１） ＝（ｘ−０）（ｘ−α^１）（ｘ−α^２）…（ｘ−
α^q-1） （20） 式（19）の右辺のｑ個の因数から１つ以上をとって多
項式 を作る。

一方、Ｇ（ｘ）による除算回路内の初期パターンを F₀（ｘ）＝α^jm-1x^m-1＋α^jm-2x^m-2＋…＋α^j1x＋α^j0 とし、これから入力を０として除算回路を１回シフトす
ることは、 F₁（ｘ）＝ｘ・F₀（ｘ）modG（ｘ） を計算することに相当するから、初期パターンから（ｑ
−１）回シフトすれば、 F_q-1（ｘ）＝x^q-1F₀（ｘ）modG（ｘ） ＝（x^q-1−１）・F₀（ｘ）modG（ｘ）＋F
₀（ｘ） ＝F₀（ｘ） （22） となり、初期パターンに戻る。

よって、式（21）を満たす任意の多項式Ｇ（ｘ）を除
数とする除算回路は周期（ｑ−１）を有するフィードバ
ックシフトレジスタとなる。このフィードバックシフト
レジスタの巡回性により、（ｑ−１）シンボル以内のデ
ータの誤りパターン・位置の抽出が可能である。

〔実施例〕

以下、本発明の一実施例を第１図、第２図、および第
３図により説明する。

第１図は、下記のGF（2¹⁶）上の原始多項式Ｐ（ｘ）
および生成多項式Ｇ（ｘ）に基いて構成した、リード・
ソロモン符号の符号化・復号装置のブロック図である。

Ｐ（ｘ）＝x¹⁶＋x¹²＋x³＋ｘ＋１ Ｇ（ｘ）＝（ｘ＋α^-93）（ｘ＋α⁹³）（ｘ＋α^-376）
（ｘ＋α³⁷⁶） ×（ｘ＋α^-469）（ｘ＋α⁴⁶⁹） ＝x⁶＋x⁵＋βx⁴＋x³＋βx²＋ｘ＋１ 但し、αはＰ（ｘ）の原始元。β＝α⁴⁷⁹⁶¹ 図中１〜６はそれぞれ第１段〜第６段のフリップフロ
ップ群、７〜11はそれぞれ第ｋ段（ｋ＝１、２、３、
４、５）フリップフロップ群の出力とフィード バック
パターンを入力とする排他的論理和ゲート群で、その出
力は第ｋ段フリップフロップ群の入力となる。12は第５
段フリップフロップ群の出力と入力データを入力とする
排他的論理和ゲート群である。排他的論理和ゲート12の
出力は、そのまま生成多項式Ｇ（ｘ）の係数が１の項
（０次、１次、３次、５次の項）へのフィードバックパ
ターンとなり、第１段フリップフロップ群および排他的
論理和ゲート群７、９、11へ入力する。一方排他的論理
和ゲート群12の出力はまた、フィードバック係数生成回
路13へ入力、そこでＧ（ｘ）の係数がβの項（２次、４
次の項）へのフィードバックパターンが生成され、排他
的論理和ゲート群８、10の入力となる。

フリップフロップ群と排他的論理和ゲート群の一部で
あるフリップフロップ群２、３と排他的論理和ゲート８
を詳細に示したものが第２図である。フリップフロップ
群２およびフリップフロップ群３は図示の通りそれぞれ
16個のフリップフロップから成り、16個のフリップフロ
ップがそれぞれα^０、α^１、α^２、…、α¹⁵の位に対
応、16ビット全部でx²およびｘの項の係数パターンを表
わす。排他的論理和ゲート群８は、16個の排他的論理和
ゲートから成り、フリップフロップ群２の第ｉ位（α^ｉ
の項:i＝０、１、２、…、15）の出力ｂ′ｉとフィード
バック係数生成回路13の第ｉ位（α^ｉの項:i＝０、１、
２、…、15）の出力▲α^′ _１▼との排他的論理和がとら
れ、フリップフロップ群３の第ｉ位（α^ｉの項）の入力
となる。

従って、クロック信号がフリップフロップ群２および
フリップフロップ群３の各フリップフロップにクロック
信号が送られると、フリップフロップ群２の16ビットの
パターンとフィードバック係数生成回路の16ビット出力
パターンとの排他的論理和がとられ、フリップフロップ
群３の新しいパターンとなる。

第１図におけるフリップフロップ群１〜６、排他的論
理和ゲート群７〜12は、すべてこのような16ビットのフ
リップフロップと16個の排他的論理和ゲートの繰り返し
であり、排他的論理和ゲート群７、９、11は、それぞれ
フリップフロップ群１、３、５の第ｉ位（α^ｉの項）の
出力と排他的論理和ゲート群12の第ｉ位（α^ｉの項）の
出力との排他的論理和をとる。排他的論理和ゲート群12
は、フリップフロップ群６の16ビットの出力と入力端16
から入力される２バイトデータとの排他的論理和をと
る。

以上のようにして、フリップフロップ群１〜６のすべ
てのフリップフロップに同時にクロック信号が送られる
と、各段のフリップフロップ群のパターンがフィードバ
ックを受けながら１段上段へシフトするフィードバック
シフトレジスタが構成される。クロックカウンタ17はフ
ィードバックシフトレジスタが１回シフトする度に＋１
を計数する。

次に、フィードバック係数生成回路13について説明す
る。

原始多項式（１）および生成多項式（２）を用いて除
算回路を構成する場合、フィードバック係数生成回路の
α^ｉ（ｉ＝０、１、２、…、15）の項の入力をα_ｉ（ｉ
＝０、１、２、…、15:α_ｉ＝１ OR ０）、出力を▲
α^′ _ｉ▼とすれば、▲α^′ _ｉ▼は、以下の16個の式を満
たさなければならない。

▲ｄ^′ _０▼＝d₁₃＋d₁₂＋d₁₀＋d₄＋d₃＋d₁＋d₀ −（３） ▲ｄ^′ _１▼＝d₁₄＋d₁₂＋d₁₁＋d₁₀＋d₅＋d₃＋d₂−（４） ▲ｄ^′ _２▼＝d₁₅＋d₁₃＋d₁₂＋d₁₁＋d₆＋d₄＋d₃−（５） ▲ｄ^′ _３▼＝d₁₄＋d₁₀＋d₇＋d₅＋d₃＋d₁＋d₀ −（６） ▲ｄ^′ _４▼＝d₁₅＋d₁₁＋d₈＋d₆＋d₄＋d₂＋d₁＋d₀ −
（７） ▲ｄ^′ _５▼＝d₁₂＋d₉＋d₇＋d₅＋d₃＋d₂＋d₁ −（８） ▲ｄ^′ _６▼＝d₁₃＋d₁₀＋d₈＋d₆＋d₄＋d₃＋d₂＋d₀ −
（９） ▲ｄ^′ _７▼＝d₁₄＋d₁₁＋d₉＋d₇＋d₅＋d₄＋d₃＋d₁ −（1
0） ▲ｄ^′ _８▼＝d₁₅＋d₁₂＋d₁₀＋d₈＋d₆＋d₅＋d₄＋d₂＋d₀
−（11） ▲ｄ^′ _９▼＝d₁₃＋d₁₁＋d₉＋d₇＋d₆＋d₅＋d₃＋d₁＋d₀−
（12） ▲ｄ^′ ₁₀▼＝d₁₄＋d₁₂＋d₁₀＋d₈＋d₇＋d₆＋d₄＋d₂＋d₁
−（13） ▲ｄ^′ ₁₁▼＝d₁₅＋d₁₃＋d₁₁＋d₉＋d₈＋d₇＋d₅＋d₃＋d₂
＋d₀ −（14） ▲ｄ^′ ₁₂▼＝d₁₄＋d₁₃＋d₉＋d₈＋d₆＋d₀ −（15） ▲ｄ^′ ₁₃▼＝d₁₅＋d₁₄＋d₁₀＋d₉＋d₇＋d₁＋d₀ −（16） ▲ｄ^′ ₁₄▼＝d₁₅＋d₁₁＋d₁₀＋d₈＋d₂＋d₁ −（17） ▲ｄ^′ ₁₅▼＝d₁₂＋d₁₁＋d₉＋d₃＋d₂＋d₀ −（18） 但し、式（３）〜式（18）中、＋は排他的論理和を表
わすものとする。

d₀〜d₁₅から▲ｄ^′ _１▼（ｉ＝０、１、２、…、15）
を求める回路は、数個の排他的論理和ゲートを用いて容
易に実現される。例として▲ｄ^′ ₁₀▼（α¹⁰の項）、▲
ｄ^′ ₁₁▼（α¹¹の項）を算出する回路を第３図に示す。

以下、第１図により、データの符号化・復号手順を説
明する。尚、訂正バースト長を２シンボルに設定する。

（ｉ） 符号化 フリップフロップ群１〜６のパターンをすべてゼロに
初期設定し、１回のクロック信号によりフィードバック
シフトレジスタを１回シフトさせるとともに入力端16か
ら２バイト単位（＝１シンボル）でデータを入力する。
クロックカウンタの計数値がデータ長〔シンボル〕とな
るまでシフトを繰返し、その後フィードバックシフトレ
ジスタに残った６シンボル（＝12バイト）のパターンを
検査シンボルとしてデータの末尾に付加する。

（ii） 誤り検出（シンドローム計算） 符号化と同様にして、データ入力端16からデータを入
力しながらフィードバックシフトレジスタをシフトす
る。データ入力終了時点で誤り検出回路がゼロを検出す
れば、即ち、６段のフリップフロップ群のすべての内容
がゼロであれば、誤りなしと判定、復号を終了する。誤
り検出回路14がゼロを検出しない場合はシンドロームが
非ゼロでデータに誤りが発生したものと判定し、（ii
i）の誤り位置・パターン抽出作業に移る。

（iii） 誤り位置・パターン抽出 シンドロームが非ゼロの場合、まず、シンドロームを
反転する。即ち、フリップフロップ群１の内容とフリッ
プフロップ群６の内容を交換し、フリップフロップ群２
の内容とフリップフロップ群５の内容を交換し、フリッ
プフロップ群３とフリップフロップ群４の内容を交換す
る（交換手段は図示していない）。この際には第ｉ位
（ｉ＝０、１、２、…、15）の内容どうしを入れ換え
る。この後、データ入力端16からの入力データをゼロに
設定したまま、ゼロ検出回路15がゼロを検出するまで、
即ち、上位４段のフリップフロップ群の内容がすべてゼ
ロとなるまでクロックカウンタ17でシフト回数を計数し
ながらフィードバックシフトレジスタのシフトを繰り返
す。

データ長〔シンボル〕以下のシフト回数の後にゼロ検
出回路15がゼロを検出した場合、データ中に２シンボル
以内のシングルバースト誤りが存在するものと判定、こ
のときの下位２段のフリップフロップ群の内容を反転し
たもの（フリップフロップ群１の内容とフリップフロッ
プ群２の内容を入れ換えたもの）を誤りパターンとし、
計数されたシフト回数を、データの末尾から数えた誤り
パターンの先頭シンボルの位置、即ち誤り位置とする。

データ長〔シンボル〕より以上のシフトを行ってもゼ
ロ検出回路15がゼロを検出しない場合、訂正不可能な誤
りが存在するものと判定する。

本実施例によれば、代数計算のためのシフトウェアや
演算用のROMテーブルを用いることなく、従来の誤り訂
正効果と同じ効果（信頼性・訂正能力）を、ハードウェ
ア量をほとんど増やすことなく17ビット以下の任意のシ
ングルバーストエラーを訂正することができる。

誤り位置・パターン抽出時には、シンドロームパター
ンを反転してからシフトを行なうので、データの末尾か
ら誤りを探すことになり、抽出に要するシフト回数は最
大でデータ長〔シンボル〕となる。

また、生成多項式として対称式を用いているため、シ
ンドローム計算後誤り抽出に移る時点で、フィードバッ
クの位置と係数を変える必要がなく、x⁶、x⁵、x³、ｘ、
x⁰の項の係数が１、x⁴、x²の項の係数がβであるため、
フィードバック係数生成回路は１種類しか必要とせず、
ハードウェア量の制約になる。

〔発明の効果〕

本発明によれば、以下のような特長・効果を有する符
号化・復号装置が実現される。

すなわち、代数計算（誤り位置・パターンの算出）の
ためのソフトウェアやROMテーブルを用いることなく、
従来の誤り訂正効果と同じ効果（信頼性・訂正能力）
を、ハードウェア量をほとんど増やすことなくｂシンボ
ル以下の任意のシングルバーストエラーを訂正すること
ができる。また、従来の復号方法によれば、ｂシンボル
の誤りを訂正するために一般にｂ回のデータインターリ
ーブを必要としたが、この処理が不要である。

又、さらに一般にフィードバック係数生成回路の種類
が 以下ですむため、ハードウェア量が節減される。

さらに又、誤り位置・パターンの抽出時には、シンド
ロームパターンを反転してからシフトを行なうため、抽
出に要するシフト回数は最大でデータ長〔シンボル〕と
することができ、またシフトはｎビット単位で行なうた
め、誤り抽出を行うのに要する時間は結局、１セクタデ
ータのシンドローム計算に要する時間の1/m以下にな
る。

さらには、シンドローム計算後誤り抽出に移る時点
で、フィードバックの位置と係数を変える必要がない。

【図面の簡単な説明】

第１図は本発明の一実施例の符号化・復号装置のブロッ
ク図、第２図は第１図中のフリップフロップ群と排他的
論理和ゲート群の部分的詳細図、第３図は第１図中のフ
ィードバック係数生成回路の部分的詳細図である。 １〜６……フリップフロップ群、７〜12……排他的論理
和ゲート群、13……フィードバック係数生成回路、14…
…誤り検出回路、15……ゼロ検出回路、16……データ入
力端、17……クロックカウンタ。

フロントページの続き (72)発明者 川村 哲士 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (56)参考文献 特開 昭58−133062（ＪＰ，Ａ) 特開 昭60−105055（ＪＰ，Ａ) 特開 昭60−183642（ＪＰ，Ａ) 特開 昭63−13522（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ガロア体GF（2ⁿ）の原始元αおよびα^２、
   α^３、…、α^n-1の各位を表すｎ個のフリップフロップ
   が構成するフリップフロップ群（これを１シンボルとい
   う）ｍ個と、第ｍ段フリップフロップ群のｎ個のフリッ
   プフロップの出力値に基いて各フリップフロップ群への
   フィードバックパターンを生成するｍ個以下のフィード
   バック係数生成回路と、ｍ×ｎ個の排他的論理和手段
   と、フリップフロップの入力を計数するクロックカウン
   ト手段とを有し、前記第ｋ段（ｋ＝１、２、…、ｍ）フ
   リップフロップ群の第ｊ位（ｊ＝１、２、…、ｎ）のフ
   リップフロップの出力と該当する前記フィードバック係
   数生成回路の出力とが前記排他的論理和手段のひとつに
   入力され、前記排他的論理和手段の出力が前記第ｋ＋１
   段フリップフロップ群の第ｊ位のフリップフロップに入
   力され、第ｍ段のフリップフロップ群の各フリップフロ
   ップの出力とｎビットの入力データとを入力とする前記
   排他的論理和手段の出力が前記フィードバック係数生成
   回路のそれぞれに入力し、すべての前記フリップフロッ
   プが同一のクロック信号により入出力し、ｍ次多項式 で除算する除算回路と、 すべての前記フリップフロップの出力がゼロであること
   を検出する誤り検出回路と、 前記除算回路により訂正可能な誤りの長さをｂシンボル
   と設定した場合に上位（ｍ−ｂ）段の前記フリップフロ
   ップ群のすべてのフリップフロップの出力がゼロである
   ことを検出するゼロ検出回路と、 下位から第ｋ段目の前記フリップフロップ群の第ｊ位フ
   リップフロップの内容と上位から第ｋ番目の前記フリッ
   プフロップ群の第ｊ位フリップフロップの内容とを入れ
   換える手段と、 前記生成多項式Ｇ（ｘ）に関しCm≠Coである場合に、前
   記生成多項式の逆多項式Ｇ′（ｘ）＝X_m・Ｇ（1/x）に
   基いて構成したｍ個以下の前記フィードバック係数生成
   回路と、生成多項式Ｇ（ｘ）に基く前記フィードバック
   係数生成回路を切り離し、かわりに逆多項式Ｇ′（ｘ）
   に基く前記フィードバック係数生成回路を接続する手段
   と、 前記クロックカウント手段をリセットし、前記ゼロ検出
   回路がゼロを検出するまで前記フリップフロップ群の入
   出力を繰り返す手段と、 前記フリップフロップの入出力の繰り返しの回数を前記
   クロックカウント手段で計数する手段と を備え、 前記ゼロ検出回路がゼロを検出したときの第１段から第
   ｂ段の前記フリップフロップ群の順序を入れ換えた結果
   の内容を誤りパターンとし、前記ゼロ検出回路がゼロを
   検出したときの前記クロックカウント手段の計数ｌをデ
   ータの末尾から数えた誤りパターンの先頭シンボルの位
   置とすることを特徴とするリード・ソロモン符号の誤り
   位置と誤りパターンの抽出装置。