JP2584437B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JP2584437B2 JP2584437B2 JP60193379A JP19337985A JP2584437B2 JP 2584437 B2 JP2584437 B2 JP 2584437B2 JP 60193379 A JP60193379 A JP 60193379A JP 19337985 A JP19337985 A JP 19337985A JP 2584437 B2 JP2584437 B2 JP 2584437B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば電波望遠鏡等に用いられるDCカッ
トされた広帯域信号のような信号が入力されるA/D変換
回路に関する。
トされた広帯域信号のような信号が入力されるA/D変換
回路に関する。
この発明は、DCカットされた広帯域信号のような信号
が入力される例えば、電波望遠鏡等のA/D変換回路にお
いて、DCオフセット制御回路としてのチャージポンプを
設け、このチャージポンプにA/D変換器からの出力の最
上位ビット（MSB）出力を供給して積分電圧を得て、こ
の積分電圧を入力信号にフィードバックすることによ
り、入力信号の振幅の分布の平均とA/D変換器の中央レ
ベルとを正確に一致させるようにしたものである。
が入力される例えば、電波望遠鏡等のA/D変換回路にお
いて、DCオフセット制御回路としてのチャージポンプを
設け、このチャージポンプにA/D変換器からの出力の最
上位ビット（MSB）出力を供給して積分電圧を得て、こ
の積分電圧を入力信号にフィードバックすることによ
り、入力信号の振幅の分布の平均とA/D変換器の中央レ
ベルとを正確に一致させるようにしたものである。
第３図は、従来のA/D変換回路の一例の構成を示すも
のである。入力端子20からアナログの入力信号がアンプ
21を介してローパスフィルタ22に供給される。ローパス
フィルタ22は、サンプルホールド回路24及びA/D変換器2
5に供給されるサンプリングクロックの周波数の1/2以下
の帯域に入力信号を制限するもので、ローパスフィルタ
22の出力がアンプ23を介してサンプルホールド回路24に
供給される。サンプルホールド回路24において、入力信
号がサンプリングクロックのタイミングで標本化され、
その時点の出力が保持される。サンプルホールド回路24
の出力がA/D変換器25に順次供給される。A/D変換器25に
おいて、標本化されたアナログの入力信号が所定のビッ
ト数で量子化され、ディジタル信号とされる。
のである。入力端子20からアナログの入力信号がアンプ
21を介してローパスフィルタ22に供給される。ローパス
フィルタ22は、サンプルホールド回路24及びA/D変換器2
5に供給されるサンプリングクロックの周波数の1/2以下
の帯域に入力信号を制限するもので、ローパスフィルタ
22の出力がアンプ23を介してサンプルホールド回路24に
供給される。サンプルホールド回路24において、入力信
号がサンプリングクロックのタイミングで標本化され、
その時点の出力が保持される。サンプルホールド回路24
の出力がA/D変換器25に順次供給される。A/D変換器25に
おいて、標本化されたアナログの入力信号が所定のビッ
ト数で量子化され、ディジタル信号とされる。
この第３図に示すようなA/D変換回路が電波望遠鏡，
レーダー，ソナー等に用いられている。第４図は、電波
望遠鏡，レーダー，ソナー等に用いられるFFT処理の構
成の一例を示すものである。
レーダー，ソナー等に用いられている。第４図は、電波
望遠鏡，レーダー，ソナー等に用いられるFFT処理の構
成の一例を示すものである。
第４図において、300〜30N-1で示されるのが音響（マ
イクロフォン）或いは電波（アンテナ）のセンサーであ
る。センサー300〜30N-1に振幅分布の平均が０となるよ
うな白色雑音に類似した広帯域信号が夫々のセンサー30
0〜30N-1に入射される。センサー300〜30N-1から供給さ
れる各入力信号が第３図に示すようなA/D変換回路300〜
30N-1において、アナログ−ディジタル変換され、ディ
ジタル信号とされ、A/D変換回路300〜30N-1の各出力が
ディジタルのFFT32に供給される。FFT32において、ディ
ジタルの入力信号が高速フーリエ変換され、Ｎ個の方位
データが発生され、出力端子330〜33N-1に各方位データ
が出力される。即ち、センサー300〜30N-1の夫々に入射
される入力信号の移相差により信号源の方向が求められ
る。
イクロフォン）或いは電波（アンテナ）のセンサーであ
る。センサー300〜30N-1に振幅分布の平均が０となるよ
うな白色雑音に類似した広帯域信号が夫々のセンサー30
0〜30N-1に入射される。センサー300〜30N-1から供給さ
れる各入力信号が第３図に示すようなA/D変換回路300〜
30N-1において、アナログ−ディジタル変換され、ディ
ジタル信号とされ、A/D変換回路300〜30N-1の各出力が
ディジタルのFFT32に供給される。FFT32において、ディ
ジタルの入力信号が高速フーリエ変換され、Ｎ個の方位
データが発生され、出力端子330〜33N-1に各方位データ
が出力される。即ち、センサー300〜30N-1の夫々に入射
される入力信号の移相差により信号源の方向が求められ
る。
しかし、電波望遠鏡，レーダー，ソナー等に用いられ
るA/D変換回路のように広帯域信号を扱い高速動作が要
求されるものに関しては、A/D変換器の前段におけるDC
オフセットが信号検出能力の点で非常に問題となる。例
えば、入力部としてのセンサやセンサからA/D変換器ま
での間のアンプ等のアナログ部において、経時変化及び
温度変化によりDCオフセットが不安定に変化し、このDC
オフセットを伴った入力信号がA/D変換器によりディジ
タル化されFFTに供給されると、本来の信号源の方向と
違う位置に信号源があるような方位データがFFTにおい
て発生する可能性がある。
るA/D変換回路のように広帯域信号を扱い高速動作が要
求されるものに関しては、A/D変換器の前段におけるDC
オフセットが信号検出能力の点で非常に問題となる。例
えば、入力部としてのセンサやセンサからA/D変換器ま
での間のアンプ等のアナログ部において、経時変化及び
温度変化によりDCオフセットが不安定に変化し、このDC
オフセットを伴った入力信号がA/D変換器によりディジ
タル化されFFTに供給されると、本来の信号源の方向と
違う位置に信号源があるような方位データがFFTにおい
て発生する可能性がある。
このため、A/D変換器の後段において、ディジタル的
にフィードバック制御してDCオフセットを打ち消すこと
が考えられるが、この場合には、A/D変換器の振幅レン
ジを大きなものとせねばならず、また回路が複雑なもの
となり、高速化及び回路規模の点で問題となる。
にフィードバック制御してDCオフセットを打ち消すこと
が考えられるが、この場合には、A/D変換器の振幅レン
ジを大きなものとせねばならず、また回路が複雑なもの
となり、高速化及び回路規模の点で問題となる。
従って、この発明の目的は、振幅分布の平均が０とさ
れるような白色雑音等に類似した広帯域信号が供給され
るA/D変換回路において、簡単な構成のDCオフセット制
御回路を設けることにより、入力信号の振幅分布の平均
とA/D変換回路の中央レベルとを正確に一致させること
ができるA/D変換回路を提供することにある。
れるような白色雑音等に類似した広帯域信号が供給され
るA/D変換回路において、簡単な構成のDCオフセット制
御回路を設けることにより、入力信号の振幅分布の平均
とA/D変換回路の中央レベルとを正確に一致させること
ができるA/D変換回路を提供することにある。
また、この発明の他の目的は、入力信号の振幅分布の
平均とA/D変換器の中央レベルとを正確に一致させるこ
とができ、然もA/D変換器を高速動作させた場合にも対
応できるA/D変換回路を提供することにある。
平均とA/D変換器の中央レベルとを正確に一致させるこ
とができ、然もA/D変換器を高速動作させた場合にも対
応できるA/D変換回路を提供することにある。
この発明は、アナログ信号をディジタル信号に変換す
るA/D変換手段と、A/D変換手段から出力されるディジタ
ル信号の最上位ビットが供給されるシフトレジスタと、
シフトレジスタの出力の多数結論理をとる手段と、多数
決論理手段の出力を所定の間隔で間引く間引き手段と、
間引き手段の出力をオフセット補正信号として積分する
ために間引き手段に接続された積分手段と、積分手段か
ら出力されたオフセット補正信号をアナログ信号に加算
する加算手段とからなり、DCオフセットを自動制御する
ことを特徴とするA/D変換回路である。
るA/D変換手段と、A/D変換手段から出力されるディジタ
ル信号の最上位ビットが供給されるシフトレジスタと、
シフトレジスタの出力の多数結論理をとる手段と、多数
決論理手段の出力を所定の間隔で間引く間引き手段と、
間引き手段の出力をオフセット補正信号として積分する
ために間引き手段に接続された積分手段と、積分手段か
ら出力されたオフセット補正信号をアナログ信号に加算
する加算手段とからなり、DCオフセットを自動制御する
ことを特徴とするA/D変換回路である。
オフセット制御回路としてのチャージポンプ５が設け
られ、チャージポンプ５にA/D変換器３の最上位ビット
出力が制御信号として供給され、チャージポンプ５の動
作によりコンデンサ６において積分電圧が発生され、こ
の積分電圧がDCオフセットの補正信号としてA/D変換器
３の前段に供給される。温度等により不安定なDCオフセ
ットを伴う入力信号と補正信号とが加算されることによ
り、A/D変換器３のディジタル出力信号の量子化レベル
の中央と入力信号の振幅の分布の平均とが一致するよう
に自動的に制御される。
られ、チャージポンプ５にA/D変換器３の最上位ビット
出力が制御信号として供給され、チャージポンプ５の動
作によりコンデンサ６において積分電圧が発生され、こ
の積分電圧がDCオフセットの補正信号としてA/D変換器
３の前段に供給される。温度等により不安定なDCオフセ
ットを伴う入力信号と補正信号とが加算されることによ
り、A/D変換器３のディジタル出力信号の量子化レベル
の中央と入力信号の振幅の分布の平均とが一致するよう
に自動的に制御される。
以下、この発明の一実施例を図面を参照して説明す
る。第１図はこの発明の原理を示す構成を示すもので、
第１図において３で示されるのがA/D変換器である。
る。第１図はこの発明の原理を示す構成を示すもので、
第１図において３で示されるのがA/D変換器である。
入力端子１から帯域制限され、然も振幅の分布の平均
が０となるような白色雑音に類似したアナログの広帯域
信号が入力信号として加算器２に供給される。この入力
信号は、前段に設けられた処理回路の温度等による特性
変化により不安定なDCオフセットを伴ったものである。
が０となるような白色雑音に類似したアナログの広帯域
信号が入力信号として加算器２に供給される。この入力
信号は、前段に設けられた処理回路の温度等による特性
変化により不安定なDCオフセットを伴ったものである。
加算器２には、チャージポンプ５からDCオフセットを
打ち消すための補正信号が供給される。加算器２におい
て、入力信号と補正信号とがアナログで加算され、加算
器２の出力がA/D変換器３に供給される。
打ち消すための補正信号が供給される。加算器２におい
て、入力信号と補正信号とがアナログで加算され、加算
器２の出力がA/D変換器３に供給される。
A/D変換器３には、端子４から入力信号の最高周波数
の２倍以上の周波数のサンプリングクロックが供給され
ている。A/D変換器３において、サンプリングクロック
のタイミングで入力信号がそのレベルに対応して量子化
され、所定のビット数の例えば、２′ｓコンプリメンタ
リーコードのディジタル信号が出力される。２′ｓコン
プリンメンタリーコードの最上位ビット（MSB）の出力
は、量子化レベルの上側半分となる正の領域の場合にお
いては、「０」即ち、ローレベルとされ、量子化レベル
の下側半分となる負の領域の場合においては、「１」即
ち、ハイレベルとされる。
の２倍以上の周波数のサンプリングクロックが供給され
ている。A/D変換器３において、サンプリングクロック
のタイミングで入力信号がそのレベルに対応して量子化
され、所定のビット数の例えば、２′ｓコンプリメンタ
リーコードのディジタル信号が出力される。２′ｓコン
プリンメンタリーコードの最上位ビット（MSB）の出力
は、量子化レベルの上側半分となる正の領域の場合にお
いては、「０」即ち、ローレベルとされ、量子化レベル
の下側半分となる負の領域の場合においては、「１」即
ち、ハイレベルとされる。
A/D変換器３から出力されるディジタル信号の最上位
ビットが制御信号としてチャージポンプ５の一方の入力
端子及び他方の入力端子に供給される。チャージポンプ
５は、容量の大きなコンデンサ６を有するもので、一方
の入力端子にハイレベルの信号が供給されると、コンデ
ンサ６に電荷を充電し、他方の入力端子にローレベルの
信号が供給されるとコンデンサ６を放電させる。このコ
ンデンサ６により積分された電圧がチャージポンプ５の
出力端子に発生する。
ビットが制御信号としてチャージポンプ５の一方の入力
端子及び他方の入力端子に供給される。チャージポンプ
５は、容量の大きなコンデンサ６を有するもので、一方
の入力端子にハイレベルの信号が供給されると、コンデ
ンサ６に電荷を充電し、他方の入力端子にローレベルの
信号が供給されるとコンデンサ６を放電させる。このコ
ンデンサ６により積分された電圧がチャージポンプ５の
出力端子に発生する。
この積分電圧がDCオフセットの補正信号として、加算
器２に供給され、A/D変換器３のディジタル信号出力の
最上位ビットのハイレベルとなる時間とローレベルとな
る時間が平均的に一致するように制御される。即ち、A/
D変換器３のディジタル信号出力の最上位ビットがハイ
レベルの場合には、入力信号のレベルが引き上げられる
ように制御され、最上位ビットがローレベルの場合には
入力信号のレベルが引き下げられるように制御されて、
ディジタル信号出力の量子化レベルの中央のレベルと入
力信号の振幅分布の平均値とが一致するように制御され
る。
器２に供給され、A/D変換器３のディジタル信号出力の
最上位ビットのハイレベルとなる時間とローレベルとな
る時間が平均的に一致するように制御される。即ち、A/
D変換器３のディジタル信号出力の最上位ビットがハイ
レベルの場合には、入力信号のレベルが引き上げられる
ように制御され、最上位ビットがローレベルの場合には
入力信号のレベルが引き下げられるように制御されて、
ディジタル信号出力の量子化レベルの中央のレベルと入
力信号の振幅分布の平均値とが一致するように制御され
る。
尚、この発明の原理を示す構成において、A/D変換器
３のディジタル出力は、２′ｓコンプリメンタリーコー
ドとは限らずオフセットバイナリーコードや、ストレー
トバイナリーコードでも良い。
３のディジタル出力は、２′ｓコンプリメンタリーコー
ドとは限らずオフセットバイナリーコードや、ストレー
トバイナリーコードでも良い。
第２図は、この発明の一実施例を示すもので、A/D変
換器３の最上位ビットの出力信号線とチャージポンプ５
との間にシフトレジスタ7,多数決論理回路11,およびフ
リップフロップ９を設けて、チャージポンプ５の前段に
おいて最上位ビット出力をディジタル処理し、A/D変換
器３を高速動作させながら、チャージポンプ５を低速で
動作させるようにしたものである。尚、フリップフロッ
プ９の代わりに、モノマルチバイブレータを用いてもよ
い。
換器３の最上位ビットの出力信号線とチャージポンプ５
との間にシフトレジスタ7,多数決論理回路11,およびフ
リップフロップ９を設けて、チャージポンプ５の前段に
おいて最上位ビット出力をディジタル処理し、A/D変換
器３を高速動作させながら、チャージポンプ５を低速で
動作させるようにしたものである。尚、フリップフロッ
プ９の代わりに、モノマルチバイブレータを用いてもよ
い。
この第２図に示す一実施例では、シフトレジスタ7,多
数決論理回路11,およびフリップフロップ９以外の部分
は、上述の原理を示す構成と同様の構成とされている。
数決論理回路11,およびフリップフロップ９以外の部分
は、上述の原理を示す構成と同様の構成とされている。
シフトレジスタ７のクロック入力端子が端子４に接続
され、A/D変換器３のサンプリグクロックがシフトレジ
スタ７に供給される。また、シフトレジスタ７はリセッ
ト入力端子８を有しており、電源投入と同時にリセット
信号が供給される。
され、A/D変換器３のサンプリグクロックがシフトレジ
スタ７に供給される。また、シフトレジスタ７はリセッ
ト入力端子８を有しており、電源投入と同時にリセット
信号が供給される。
A/D変換器３の最上位ビットの出力信号線とシフトレ
ジスタ７の直列入力端子とが接続され、A/D変換器３の
最上位ビット出力がシフトレジスタ７に供給される。シ
フトレジスタ７の出力である複数ビットが多数決論理回
路11に供給される。A/D変換器３からシフトレジスタ７
に対して供給された最上位ビット出力は、シフトレジス
タ７において端子４から供給されるクロックに基づいて
順次シフトされ、連続する最上位ビットの複数ビットの
出力とされる。
ジスタ７の直列入力端子とが接続され、A/D変換器３の
最上位ビット出力がシフトレジスタ７に供給される。シ
フトレジスタ７の出力である複数ビットが多数決論理回
路11に供給される。A/D変換器３からシフトレジスタ７
に対して供給された最上位ビット出力は、シフトレジス
タ７において端子４から供給されるクロックに基づいて
順次シフトされ、連続する最上位ビットの複数ビットの
出力とされる。
この複数ビットが多数決論理回路11に供給され、複数
ビットの各ビットの値に基づき多数決論理がとられる。
この多数決論理の出力は、フリップフロップ９に供給さ
れる。フリップフロップ９の出力端子は、チャージポン
プ５の一方および他方の入力端子に接続される。つま
り、フリップフロップ９の出力が制御信号としてチャー
ジポンプ５に供給される。また、フリップフロップ９に
は、端子10から例えば、サンプリングクロックの1/3の
周波数のクロックが供給される。
ビットの各ビットの値に基づき多数決論理がとられる。
この多数決論理の出力は、フリップフロップ９に供給さ
れる。フリップフロップ９の出力端子は、チャージポン
プ５の一方および他方の入力端子に接続される。つま
り、フリップフロップ９の出力が制御信号としてチャー
ジポンプ５に供給される。また、フリップフロップ９に
は、端子10から例えば、サンプリングクロックの1/3の
周波数のクロックが供給される。
シフトレジスタ７から出力される複数ビットが多数決
論理回路11に供給される。そして、複数ビットのそれぞ
れの値に基づき、多数決論理回路11において多数決論理
がとられ、‘H'レベルあるいは‘L'レベルの信号が出力
される。例えば、複数ビットにおいて、‘H'が‘L'レベ
ルより多い場合には‘H'レベルの信号が出力され、逆の
場合には、‘L'レベルの信号が出力される。この信号
は、端子10からのクロックのタイミングでフリップフロ
ップ９に取り込まれる。すなわち、この信号は、フロッ
プフロップ９によって端子10からのクロックのタイミン
グに基づいて間引かれる。
論理回路11に供給される。そして、複数ビットのそれぞ
れの値に基づき、多数決論理回路11において多数決論理
がとられ、‘H'レベルあるいは‘L'レベルの信号が出力
される。例えば、複数ビットにおいて、‘H'が‘L'レベ
ルより多い場合には‘H'レベルの信号が出力され、逆の
場合には、‘L'レベルの信号が出力される。この信号
は、端子10からのクロックのタイミングでフリップフロ
ップ９に取り込まれる。すなわち、この信号は、フロッ
プフロップ９によって端子10からのクロックのタイミン
グに基づいて間引かれる。
フリップフロップ９に‘H'レベルの信号が取り込まれ
た場合には、チャージポンプ５の一方の入力端子に‘H'
レベルが供給され、コンデンサ６が充電され、入力信号
のレベルが引き上げられるように制御される。一方、フ
リップフロップ10に‘L'レベルの信号が取り込まれた場
合には、チャージポンプ５の他方の入力端子に‘L'レベ
ルが供給される。そして、コンデンサ６の電荷が放電さ
れ、入力信号のレベルが引き下げられるように制御され
る。
た場合には、チャージポンプ５の一方の入力端子に‘H'
レベルが供給され、コンデンサ６が充電され、入力信号
のレベルが引き上げられるように制御される。一方、フ
リップフロップ10に‘L'レベルの信号が取り込まれた場
合には、チャージポンプ５の他方の入力端子に‘L'レベ
ルが供給される。そして、コンデンサ６の電荷が放電さ
れ、入力信号のレベルが引き下げられるように制御され
る。
このように、チャージポンプ５の動作は、最低サンプ
リングクロックの３クロック分の時間が必要とされ、A/
D変換器３が高速で動作するにも係わらず、チャージポ
ンプ５は低速で動作する。
リングクロックの３クロック分の時間が必要とされ、A/
D変換器３が高速で動作するにも係わらず、チャージポ
ンプ５は低速で動作する。
尚、この発明の一実施例においては、シフトレジスタ
７の出力端子数およびフリップフロップ９の供給される
クロックの周波数は、チャージポンプ５の応答速度に対
応して適当なものとされる。
７の出力端子数およびフリップフロップ９の供給される
クロックの周波数は、チャージポンプ５の応答速度に対
応して適当なものとされる。
この発明では、DCオフセット制御回路としてチャージ
ポンプが設けられ、このチャージポンプにA/D変換器の
最上位ビット出力が制御信号として供給され、チャージ
ポンプの動作により得られる積分電圧がDCオフセットの
補正信号として入力信号に加算され、フィードバック制
御される。
ポンプが設けられ、このチャージポンプにA/D変換器の
最上位ビット出力が制御信号として供給され、チャージ
ポンプの動作により得られる積分電圧がDCオフセットの
補正信号として入力信号に加算され、フィードバック制
御される。
このため、この発明の一実施例に依れば、振幅分布の
平均が０とされるような白色雑音に類似し、広帯域信号
が供給されるA/D変換器において、入力信号の振幅分布
の平均とA/D変換器の中央レベルとを正確に一致される
ことができる。
平均が０とされるような白色雑音に類似し、広帯域信号
が供給されるA/D変換器において、入力信号の振幅分布
の平均とA/D変換器の中央レベルとを正確に一致される
ことができる。
また、この発明の一実施例においては、チャージポン
プの応答速度に対応して低速動作させる手段が設けられ
ているため、A/D変換器を高速動作させても、入力信号
の振幅分布の平均とA/D変換器の中央レベルとを正確に
一致させることができる。
プの応答速度に対応して低速動作させる手段が設けられ
ているため、A/D変換器を高速動作させても、入力信号
の振幅分布の平均とA/D変換器の中央レベルとを正確に
一致させることができる。
従って、この発明が適用されたA/D変換回路を電波望
遠鏡，レーダ，ソナー等に用いれば、信号検出能力を従
来のものに比べて向上させることができる。
遠鏡，レーダ，ソナー等に用いれば、信号検出能力を従
来のものに比べて向上させることができる。
第１図はこの発明の原理に基づく構成を示すブロック
図、第２図はこの発明の一実施例を示すブロック図、第
３図はA/D変換回路の説明に用いるブロック図、第４図
はA/D変換回路が用いられたFFT処理の構成の説明に用い
るブロック図である。 図面における主要な符号の説明 1:入力端子,2:加算器,3:A/D変換器， 4:サンプリングクロックの供給端子， 5:チャージポンプ,6:積分用のコンデンサ。
図、第２図はこの発明の一実施例を示すブロック図、第
３図はA/D変換回路の説明に用いるブロック図、第４図
はA/D変換回路が用いられたFFT処理の構成の説明に用い
るブロック図である。 図面における主要な符号の説明 1:入力端子,2:加算器,3:A/D変換器， 4:サンプリングクロックの供給端子， 5:チャージポンプ,6:積分用のコンデンサ。
Claims (1)
- 【請求項１】アナログ信号をディジタル信号に変換する
A/D変換手段と、 上記A/D変換手段から出力されるディジタル信号の最上
位ビットが供給されるシフトレジスタと、 上記シフトレジスタの出力の多数決論理をとる手段と、 上記多数決論理手段の出力を所定の間隔で間引く間引き
手段と、 上記間引き手段の出力をオフセット補正信号として積分
するために上記間引き手段に接続された積分手段と、 上記積分手段から出力された上記オフセット補正信号を
上記アナログ信号に加算する加算手段とからなり、 DCオフセットを自動制御することを特徴とするA/D変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193379A JP2584437B2 (ja) | 1985-08-31 | 1985-08-31 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193379A JP2584437B2 (ja) | 1985-08-31 | 1985-08-31 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6253023A JPS6253023A (ja) | 1987-03-07 |
| JP2584437B2 true JP2584437B2 (ja) | 1997-02-26 |
Family
ID=16306939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193379A Expired - Lifetime JP2584437B2 (ja) | 1985-08-31 | 1985-08-31 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584437B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4091671B2 (ja) * | 1995-08-08 | 2008-05-28 | 松下電器産業株式会社 | 直流オフセット補償装置 |
| JP4514784B2 (ja) * | 2007-11-22 | 2010-07-28 | 三菱電機株式会社 | 表示装置 |
| JP6132778B2 (ja) * | 2014-01-09 | 2017-05-24 | 株式会社日立製作所 | 電力計測装置および保護制御システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54169691U (ja) * | 1978-05-19 | 1979-11-30 | ||
| JPS59181719A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | オフセツト補償回路 |
-
1985
- 1985-08-31 JP JP60193379A patent/JP2584437B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6253023A (ja) | 1987-03-07 |
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