JP2570464B2 - 電荷転送装置の電荷検出回路 - Google Patents
電荷転送装置の電荷検出回路Info
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- JP2570464B2 JP2570464B2 JP2118170A JP11817090A JP2570464B2 JP 2570464 B2 JP2570464 B2 JP 2570464B2 JP 2118170 A JP2118170 A JP 2118170A JP 11817090 A JP11817090 A JP 11817090A JP 2570464 B2 JP2570464 B2 JP 2570464B2
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- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一次元イメージセンサ等に用いられる電荷
転送装置、特に２本のCCDシフトレジスタにより転送さ
れる信号電荷を一つの読み出し部により取り出す出力構
造に関するものである。
転送装置、特に２本のCCDシフトレジスタにより転送さ
れる信号電荷を一つの読み出し部により取り出す出力構
造に関するものである。
従来のCCDシフトレジスタを用いた一次元イメージセ
ンサは特開昭59−221176等に示されており、その一例を
第２図，第３図，第４図に示す。第２図は全体図、第３
図は出力部を詳細に示した図、第４図はその縦断面図で
ある。一導電型の半導体基板１上には複数の感光画素が
直線上に配列されて画素列２が形成されている。その画
素列２の両側に沿ってトランスファー（TG）電極３が設
けられている。さらに、TG電極３の外側に並列に、CCD
シフトレジスタ4A,4Bそれぞれ設けられている。画素列
２に蓄積された電荷はTG電極３の制御の下でもCCDシフ
トレジスタ4A,4Bに送られ、各CCDシフトレジスタ4A,4B
を転送された後出力ゲート電極５に送られて出力が得ら
れる。
ンサは特開昭59−221176等に示されており、その一例を
第２図，第３図，第４図に示す。第２図は全体図、第３
図は出力部を詳細に示した図、第４図はその縦断面図で
ある。一導電型の半導体基板１上には複数の感光画素が
直線上に配列されて画素列２が形成されている。その画
素列２の両側に沿ってトランスファー（TG）電極３が設
けられている。さらに、TG電極３の外側に並列に、CCD
シフトレジスタ4A,4Bそれぞれ設けられている。画素列
２に蓄積された電荷はTG電極３の制御の下でもCCDシフ
トレジスタ4A,4Bに送られ、各CCDシフトレジスタ4A,4B
を転送された後出力ゲート電極５に送られて出力が得ら
れる。
この出力部をより詳細に示した第３図を参照すると、
CCDシフトレジスタ４の最終段の転送電極4A−1,4B−１
隣接して一定電位に設定された出力ゲート電極５が設け
られている。
CCDシフトレジスタ４の最終段の転送電極4A−1,4B−１
隣接して一定電位に設定された出力ゲート電極５が設け
られている。
この出力ゲート電極５にはCCDシフトレジスタ4A,4Bに
より順次シリアルに転送されてきた信号電荷を取出すた
めのフローティング接合形電荷読み出し部（以下、フロ
ーティングディフュージョン部と言う）６が隣接して設
けられている。符号７はフローティングディフュージョ
ン部６の電位を定期的に出力ドレイン８と同電位にリセ
ットするためのリセット電極を示している。フローティ
ングディフュージョン部６に生じる転送信号電荷による
電位変化はMOSトランジスタ9,10より成るソースフォロ
ワー回路に介して出力端子Voutより電圧の形で外部へ出
力される。
より順次シリアルに転送されてきた信号電荷を取出すた
めのフローティング接合形電荷読み出し部（以下、フロ
ーティングディフュージョン部と言う）６が隣接して設
けられている。符号７はフローティングディフュージョ
ン部６の電位を定期的に出力ドレイン８と同電位にリセ
ットするためのリセット電極を示している。フローティ
ングディフュージョン部６に生じる転送信号電荷による
電位変化はMOSトランジスタ9,10より成るソースフォロ
ワー回路に介して出力端子Voutより電圧の形で外部へ出
力される。
第３図において注意すべき点は、最終段の転送電極4A
−1,4B−１から読出される信号電荷が出力ゲート５下の
別々のチャネルを通り共通のフローティングジャンクシ
ョン部６に流入している点である。
−1,4B−１から読出される信号電荷が出力ゲート５下の
別々のチャネルを通り共通のフローティングジャンクシ
ョン部６に流入している点である。
このような構成の信号電荷検出装置の検出出力電圧
Voutはフローティングディフュージョン部６に流入する
信号電荷量をQ,MOSトランジスタ9,10より成るソースフ
ォロワー回路の利得をG,フローティングディフュージョ
ン部６の容量をC0,MOSトランジスタ９の入力容量をCMと
すると次式（１）で表わすことができる。
Voutはフローティングディフュージョン部６に流入する
信号電荷量をQ,MOSトランジスタ9,10より成るソースフ
ォロワー回路の利得をG,フローティングディフュージョ
ン部６の容量をC0,MOSトランジスタ９の入力容量をCMと
すると次式（１）で表わすことができる。
通常利得Ｇは0.9程度と低く、かつまたCMはソースフ
ォロワーの回路構成上限界が存在しているため、一定量
の信号電荷量に対し出力電圧を増加させる（電荷／電圧
変換ゲインを上げる）には静電容量C0を減らす必要があ
る。
ォロワーの回路構成上限界が存在しているため、一定量
の信号電荷量に対し出力電圧を増加させる（電荷／電圧
変換ゲインを上げる）には静電容量C0を減らす必要があ
る。
この静電容量C0内訳を第３図Ａ−Ａ′線での断面と同
図Ｂ−Ｂ′線での断面をそれぞれ断面図である第４図
（ａ），（ｂ）を用いて説明する。いま半導体基板Ｐ型
とし、フローティングディフュージョン部６をＮ型の半
導体とすると、第４図（ａ）においてフローティングデ
ィフュージョン部６とＰ型基型とは常に逆バイアスがか
かった状態で動作するため、その接合容量Csubが存在す
る。また、フローティングディフュージョン部６と、出
力ゲート５とのカップリング容量COG、とリセット電極
７とのカップリング容量CRとが存在している。
図Ｂ−Ｂ′線での断面をそれぞれ断面図である第４図
（ａ），（ｂ）を用いて説明する。いま半導体基板Ｐ型
とし、フローティングディフュージョン部６をＮ型の半
導体とすると、第４図（ａ）においてフローティングデ
ィフュージョン部６とＰ型基型とは常に逆バイアスがか
かった状態で動作するため、その接合容量Csubが存在す
る。また、フローティングディフュージョン部６と、出
力ゲート５とのカップリング容量COG、とリセット電極
７とのカップリング容量CRとが存在している。
また第４図（ｂ）においてフローティングディフュー
ジョン部６とＰ型チャネルストッパー部10との間にも接
合容量CSが存在している。すなわち、フローティングデ
ィフュージョン部の容量C0は以下の（２）式で表わされ
る。
ジョン部６とＰ型チャネルストッパー部10との間にも接
合容量CSが存在している。すなわち、フローティングデ
ィフュージョン部の容量C0は以下の（２）式で表わされ
る。
C0＝Csub＋CCS＋COG＋CR ……（２） 〔発明が解決しようとする課題〕 以上述べた従来の電荷転送装置の電荷検出装置におい
て問題となるのは、電荷／電圧変換ゲインを上げようと
してもフローティングジャンクション部の面積の縮小化
に限界があるという欠点である。
て問題となるのは、電荷／電圧変換ゲインを上げようと
してもフローティングジャンクション部の面積の縮小化
に限界があるという欠点である。
すなわち、２本のCCDシフトレジスタの最終段の転送
電極4A−1,4B−１から読出される信号電荷が出力ゲート
５下の別々のチャネルを通り、共通のフローティングジ
ャンクション部６に流入するため、出力ゲートを２ヶ所
において近接する必要があり、かつまたフローティング
ディフュージョン部６をリセットするリセット電極にも
近接するため、第３図に示すレイアウト構成がほぼ限界
であった。
電極4A−1,4B−１から読出される信号電荷が出力ゲート
５下の別々のチャネルを通り、共通のフローティングジ
ャンクション部６に流入するため、出力ゲートを２ヶ所
において近接する必要があり、かつまたフローティング
ディフュージョン部６をリセットするリセット電極にも
近接するため、第３図に示すレイアウト構成がほぼ限界
であった。
本発明では上記問題点に対し新規な出力部の構造を創
造することにより、フローティングディフュージョン部
６の面積の低減を可能とし、高電荷／電圧変換ゲインを
実現することを目的とする。
造することにより、フローティングディフュージョン部
６の面積の低減を可能とし、高電荷／電圧変換ゲインを
実現することを目的とする。
本発明による電荷転送装置の電荷検出回路は、感光画
素列から転送された信号電荷をそれぞれ同方向に転送す
る２列の電荷転送レジスタと、各レジスタの最終段から
交互に信号電荷を読出すフローティングディフュージョ
ン型電荷読出し部とを有する電荷検出回路において、各
レジスタの最終段とフローティングディフュージョン部
との間に出力ゲート部を有し、しかもこれら各レジスタ
の最終段から交互に読みだされる信号電荷が、出力ゲー
ト部下に形成される１本のみの転送チャネルを通過して
フローティングディフュージョン部へ流入する手段を有
している。
素列から転送された信号電荷をそれぞれ同方向に転送す
る２列の電荷転送レジスタと、各レジスタの最終段から
交互に信号電荷を読出すフローティングディフュージョ
ン型電荷読出し部とを有する電荷検出回路において、各
レジスタの最終段とフローティングディフュージョン部
との間に出力ゲート部を有し、しかもこれら各レジスタ
の最終段から交互に読みだされる信号電荷が、出力ゲー
ト部下に形成される１本のみの転送チャネルを通過して
フローティングディフュージョン部へ流入する手段を有
している。
言い変えるならば、２列の電荷転送レジスタの信号電
荷転送チャネルはフローティングディフュージョン部１
本になるのではなく、出力ゲート部下のチャネルで１本
化される構成となっている。
荷転送チャネルはフローティングディフュージョン部１
本になるのではなく、出力ゲート部下のチャネルで１本
化される構成となっている。
次に本発明について図面を参照して説明する。
第１図本発明の一実施例の電荷転送装置の電荷検出回
路の構造を示す平面図である。フローティングジャンク
ション部６は長方形状を有し、フローティングジャンク
ション部６に隣接して出力ゲート5Bが配置され、出力ゲ
ート5Bに隣接して出力ゲート5Aが配置され、出力ゲート
5Aの別々の辺に隣接して、２列の電荷転送レジスタの最
終段転送電極4A−1,4B−１がそれぞれ配置されている。
しかも２列の転送チャネルは出力ゲート5Aまでは別々で
あるが出力ゲート5B下において一本化している。
路の構造を示す平面図である。フローティングジャンク
ション部６は長方形状を有し、フローティングジャンク
ション部６に隣接して出力ゲート5Bが配置され、出力ゲ
ート5Bに隣接して出力ゲート5Aが配置され、出力ゲート
5Aの別々の辺に隣接して、２列の電荷転送レジスタの最
終段転送電極4A−1,4B−１がそれぞれ配置されている。
しかも２列の転送チャネルは出力ゲート5Aまでは別々で
あるが出力ゲート5B下において一本化している。
又、出力ゲート5A,5Bには、出力ゲート5B下のポテン
シャルOGBが出力ゲート4A下のそれであるOGAより深
くなる様にそれぞれ異なる電圧VOGA,VOGBが印加されて
いる。
シャルOGBが出力ゲート4A下のそれであるOGAより深
くなる様にそれぞれ異なる電圧VOGA,VOGBが印加されて
いる。
次にその動作原理を第１図とこの第１図のＣ−Ｃ′線
での断面図及びそのポテンシャル図である第５図
（ａ），（ｃ）と、各電極に印加するクロックタイミン
グを示す第６図を用いて説明する。
での断面図及びそのポテンシャル図である第５図
（ａ），（ｃ）と、各電極に印加するクロックタイミン
グを示す第６図を用いて説明する。
時刻T1（第５図（ａ））においてリセット電極７に
“ハイ”レベルを印加し、レセット電極７をオンさせ、
フローティングディフュージョン部６の電位を出力ドレ
イン８に印加してある電位VODと同電位にセットする。
時刻T2においてリセット電極電圧を“ロー”レベルと
し、リセット電極７をオフさせ、フローティングディフ
ュージョン６をフロート状態とする。時刻T3（第５図
（ａ））において、最終段転送電極4B−１の電位を“ハ
イ”から“ロー”に変えることにより最終段転送電極4B
−１下に蓄積されていた信号電荷Ｑが、出力ゲート5A,5
B下の転送チャネルを通過し、フローティングディフュ
ージョン部６へ流入する。この時刻T3においては、最終
段転送電極4A−１の電位は転送電極4A−２からの信号を
うけとめるための“ロー”から“ハイ”に変わってお
り、信号電荷Ｑが、出力ゲート部より他方のシフトレジ
スタ4Aの最終段転送電極4A−１下のポテンシャルチャネ
ルへ逆流する可能性があるが、出力ゲート5A,5Bにおい
て電位差をつけてOGA＜OGBとすることにより、一度
出力ゲート5B下のポテンシャルチャネルに流入した電荷
が他方のシフトレジスタ4Aの最終段転送電極4A−１下に
流出しない様にポテンシャル障壁を形成することによ
り、この可能性は回避できる。
“ハイ”レベルを印加し、レセット電極７をオンさせ、
フローティングディフュージョン部６の電位を出力ドレ
イン８に印加してある電位VODと同電位にセットする。
時刻T2においてリセット電極電圧を“ロー”レベルと
し、リセット電極７をオフさせ、フローティングディフ
ュージョン６をフロート状態とする。時刻T3（第５図
（ａ））において、最終段転送電極4B−１の電位を“ハ
イ”から“ロー”に変えることにより最終段転送電極4B
−１下に蓄積されていた信号電荷Ｑが、出力ゲート5A,5
B下の転送チャネルを通過し、フローティングディフュ
ージョン部６へ流入する。この時刻T3においては、最終
段転送電極4A−１の電位は転送電極4A−２からの信号を
うけとめるための“ロー”から“ハイ”に変わってお
り、信号電荷Ｑが、出力ゲート部より他方のシフトレジ
スタ4Aの最終段転送電極4A−１下のポテンシャルチャネ
ルへ逆流する可能性があるが、出力ゲート5A,5Bにおい
て電位差をつけてOGA＜OGBとすることにより、一度
出力ゲート5B下のポテンシャルチャネルに流入した電荷
が他方のシフトレジスタ4Aの最終段転送電極4A−１下に
流出しない様にポテンシャル障壁を形成することによ
り、この可能性は回避できる。
さらに詳細に言うならば、出力ゲート5B下のチャネル
ポテンシャルへの信号電荷の流入速度よりも、出力ゲー
ト5B下のチャネルポテンシャルよりフローティングディ
フュージョン６への信号電荷の流出速度を高めておけ
ば、信号電荷による出力ゲート5Bのポテンシャルのもち
上がり（第５図におけるΔOGB）が小さくでき信号電
荷の逆流を防止するためにはOGA,OGBの間には以下
の関係が成立すればよい。
ポテンシャルへの信号電荷の流入速度よりも、出力ゲー
ト5B下のチャネルポテンシャルよりフローティングディ
フュージョン６への信号電荷の流出速度を高めておけ
ば、信号電荷による出力ゲート5Bのポテンシャルのもち
上がり（第５図におけるΔOGB）が小さくでき信号電
荷の逆流を防止するためにはOGA,OGBの間には以下
の関係が成立すればよい。
（OGB−OGA）＞ΔOGB0.1V ΔOGB0.1Vは第７図に示す信号逆流リミットを測
定した実測値よりわかる。
定した実測値よりわかる。
第８図は本発明の他の実施例を示すもので第５図
（Ａ）に対応するものである。この他の実施例が前述の
実施例と異なる点は出力ゲート5A,5B下のチャネルポテ
ンシャル差をそのゲート電圧に差をつけるのではなく、
ゲート電極には共通のVOGを加え、出力ゲート5A下にの
みＰ型インプラ層12を設けることにより形成している点
である。
（Ａ）に対応するものである。この他の実施例が前述の
実施例と異なる点は出力ゲート5A,5B下のチャネルポテ
ンシャル差をそのゲート電圧に差をつけるのではなく、
ゲート電極には共通のVOGを加え、出力ゲート5A下にの
みＰ型インプラ層12を設けることにより形成している点
である。
以上説明したように、本発明は２列の電荷転送レジス
タの信号電荷転送チャネルをフローティングディフュー
ジョン部で１本化するのではなく、出力ゲート部下にお
いて１本化することにより、フローティングディフュー
ジョン部の面積が低減でき、しかも出力ゲート部と隣接
する長さを短かくすることにより、（２）式に示すフロ
ーティングディフュージョン部の容量の内CsubとCcsと
を面積低減ににより低減でき、しかも出力ゲート部との
隣接長を短かくすることによりCOGが低減できるため、
電荷転送装置の信号電荷検出回路の電荷／電圧変換ゲイ
ンを向上できその効果は大である。
タの信号電荷転送チャネルをフローティングディフュー
ジョン部で１本化するのではなく、出力ゲート部下にお
いて１本化することにより、フローティングディフュー
ジョン部の面積が低減でき、しかも出力ゲート部と隣接
する長さを短かくすることにより、（２）式に示すフロ
ーティングディフュージョン部の容量の内CsubとCcsと
を面積低減ににより低減でき、しかも出力ゲート部との
隣接長を短かくすることによりCOGが低減できるため、
電荷転送装置の信号電荷検出回路の電荷／電圧変換ゲイ
ンを向上できその効果は大である。
第１図は本発明の電荷転送装置の信号電荷検出装置の一
実施例の平面図、第２図は従来のCCDシフトレジスタを
用いた一次元イメージセンサの構成を示す全体図、第３
図は従来の電荷転送装置の信号電荷検出装置の一部の平
面図、第４図（ａ）および（ｂ）は第２図の従来の実施
例のＡ−Ａ′線およびＢ−Ｂ′線での各断面図、第５図
（ａ）は第１図の本発明の一実施例のＣ−Ｃ′線での断
面図、第５図（ｂ）及び（ｃ）はその各部のポテンシャ
ル関係を動作時刻毎に示すタイミング図、第６図は第５
図（ｂ），（ｃ）のポテンシャル関係を説明するための
タイミング図、第７図は本発明の一実施例の正常動作を
示すグラフ、第８図は本発明の他の実施例を示す断面図
である。 １……Ｐ型基板、２……感光画素列、３……トランスフ
ァー電極、4A,4B……CCDシフトレジスター、５……出力
ゲート電極、６……フローティングディフュージョン
部、７……リセット電極、８……出力ドレイン、9,10…
…MOSTr、11N型拡散層、12……Ｐ型インプラ層、4A−1,
4B−１……最終転送電極、4A−2,4B−２……転送電極、
５−Ａ……出力ゲートＡ、5B……出力ゲートＢ。
実施例の平面図、第２図は従来のCCDシフトレジスタを
用いた一次元イメージセンサの構成を示す全体図、第３
図は従来の電荷転送装置の信号電荷検出装置の一部の平
面図、第４図（ａ）および（ｂ）は第２図の従来の実施
例のＡ−Ａ′線およびＢ−Ｂ′線での各断面図、第５図
（ａ）は第１図の本発明の一実施例のＣ−Ｃ′線での断
面図、第５図（ｂ）及び（ｃ）はその各部のポテンシャ
ル関係を動作時刻毎に示すタイミング図、第６図は第５
図（ｂ），（ｃ）のポテンシャル関係を説明するための
タイミング図、第７図は本発明の一実施例の正常動作を
示すグラフ、第８図は本発明の他の実施例を示す断面図
である。 １……Ｐ型基板、２……感光画素列、３……トランスフ
ァー電極、4A,4B……CCDシフトレジスター、５……出力
ゲート電極、６……フローティングディフュージョン
部、７……リセット電極、８……出力ドレイン、9,10…
…MOSTr、11N型拡散層、12……Ｐ型インプラ層、4A−1,
4B−１……最終転送電極、4A−2,4B−２……転送電極、
５−Ａ……出力ゲートＡ、5B……出力ゲートＢ。
Claims (2)
- 【請求項１】感光画素列から転送された信号電荷をそれ
ぞれ同方向に転送する２列の転送チャネル及び複数の転
送電極からなる２列の電荷転送レジスタと、各電荷転送
レジスタの最終段から交互に信号電荷を読出すフローテ
ィングディフュージョン型電荷読出し部とを有する電荷
転送装置の電荷検出回路において、前記２列の電荷転送
レジスタの２つの最終段の転送チャネル部分に連続した
２つの転送チャネル部分上に共通に設けられた第１の出
力ゲート電極と、前記第１の出力ゲート電極下の２つの
転送チャネル部分に連続し１つとなりフローティングデ
ィフュージョン部に接続している転送チャネル上に設け
られた第２の出力ゲート電極とを有し、前記第１及び第
２の出力ゲート電極にはそれぞれ異なる定電圧が印加さ
れることを特徴とする電荷転送装置の電荷検出回路。 - 【請求項２】前記第１及び第２の出力ゲート電荷の内ど
ちらか一方ののみの電極下に基板と同一又は逆導電型の
不純物導入領域を設けていることを特徴とする請求項１
記載の電荷転送装置の電荷検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118170A JP2570464B2 (ja) | 1990-05-08 | 1990-05-08 | 電荷転送装置の電荷検出回路 |
| DE69121010T DE69121010T2 (de) | 1990-05-08 | 1991-05-08 | Ladungsabfühlschaltung zur Verwendung in einer Ladungsübertragungsanordnung |
| US07/697,159 US5173757A (en) | 1990-05-08 | 1991-05-08 | Charge detection circuit for use in charge transfer device |
| EP91107545A EP0456241B1 (en) | 1990-05-08 | 1991-05-08 | Charge detection circuit for use in charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118170A JP2570464B2 (ja) | 1990-05-08 | 1990-05-08 | 電荷転送装置の電荷検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414842A JPH0414842A (ja) | 1992-01-20 |
| JP2570464B2 true JP2570464B2 (ja) | 1997-01-08 |
Family
ID=14729854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118170A Expired - Fee Related JP2570464B2 (ja) | 1990-05-08 | 1990-05-08 | 電荷転送装置の電荷検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5173757A (ja) |
| EP (1) | EP0456241B1 (ja) |
| JP (1) | JP2570464B2 (ja) |
| DE (1) | DE69121010T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842724B2 (ja) * | 1992-02-06 | 1999-01-06 | シャープ株式会社 | 電荷転送素子 |
| FR2699726B1 (fr) * | 1992-12-22 | 1995-01-27 | Thomson Csf Semiconducteurs | Registre à décalage à transfert de charges avec dispositif de lecture amélioré. |
| JP3039218B2 (ja) * | 1993-08-18 | 2000-05-08 | 日本電気株式会社 | 電荷結合素子 |
| KR100192328B1 (ko) * | 1996-04-03 | 1999-06-15 | 구본준 | 양방향 수평전하 전송소자 |
| US7429764B2 (en) * | 2002-02-27 | 2008-09-30 | Canon Kabushiki Kaisha | Signal processing device and image pickup apparatus using the same |
| JP4711322B2 (ja) | 2002-11-29 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | Ｃｃｄイメージセンサ |
| US8552562B2 (en) * | 2009-06-01 | 2013-10-08 | Sensor Electronic Technology, Inc. | Profiled contact for semiconductor device |
| JP7003018B2 (ja) * | 2018-09-12 | 2022-01-20 | 株式会社東芝 | 撮像装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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